KR960015215A - 에지 트리거 래치를 갖춘 레벨 센서티브 래치를 에뮬레이션하는 시뮬레이션 방법 및 장치 - Google Patents

에지 트리거 래치를 갖춘 레벨 센서티브 래치를 에뮬레이션하는 시뮬레이션 방법 및 장치 Download PDF

Info

Publication number
KR960015215A
KR960015215A KR1019950035520A KR19950035520A KR960015215A KR 960015215 A KR960015215 A KR 960015215A KR 1019950035520 A KR1019950035520 A KR 1019950035520A KR 19950035520 A KR19950035520 A KR 19950035520A KR 960015215 A KR960015215 A KR 960015215A
Authority
KR
South Korea
Prior art keywords
clock signal
frequency
high frequency
signal
system clock
Prior art date
Application number
KR1019950035520A
Other languages
English (en)
Inventor
디. 맥민 브라이언
가나파시 고피
Original Assignee
미키오 이시마루
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미키오 이시마루, 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 미키오 이시마루
Publication of KR960015215A publication Critical patent/KR960015215A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

공지된 하드웨어 시뮬레이션 시스템은 고주파수 인에이블된 클럭을 생산하기 위하여 시스템 클럭으로 게이트되는 고주파수 클럭을 포함한다. 고주파수 인에이블 클럭은 하드웨어 시뮬레이션 시스템내에 에지 트리거된 래치를 클럭하는데 사용된다. 따라서, 시스템은 에지 트리거 래치를 사용하여 레벨 센서티브 래치를 에뮬레이트하는 것이 유리하다.

Description

에지 트리거 래치를 갖춘 레벨 센서티브 래치를 에뮬레이션하는 시뮬레이션 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 에지 트리거 래치를 사용하는 레벨 센서티브 래치를 에뮬레이트(emulate)하는 레벨 센서티브 에뮬레이션 회로를 도시한 도면,
제3도는 제2도의 레벨 센서티브 에뮬레이션 회로의 동작에 대한 타이밍도.

Claims (11)

  1. 에지 센서티브 래치를 갖춘 레벨 센서티브 래치를 에뮬레이트하는 에뮬레이션 방법으로서, 에지 센서터브 래치에 데이타 신호를 제공하는 제공단계, 시스템 클럭신호 주파수를 가지는 시스템 클럭신호를 발생하는 발생단계, 시스템 클럭신호 주파수에 대한 주파수 비율이 1보다 큰 고주파수 클럭신호를 발생하는 발생단계, 고주파수 인에이블 신호를 제공하기 위하여 상기 고주파수 신호로 상기 시스템 클럭신호를 게이트하는 게이트단계 및, 상기 고주파수 인에이블 신호로 상기 에지 센서티브 래치를 클럭하는 클럭단계로 구성되는 것을 특징으로 하는 레벨 센서티브 래치 에뮬레이션 방법.
  2. 제1항에 있어서, 상기 고주파수 클럭신호 주파수는 상기 시스템 클럭신호 주파수의 적어도 5배인 것을 특징으로 하는 레벨 센서티브 래치 에뮬레이션 방법.
  3. 제1항에 있어서, 상기 고주파수 클럭신호 주파수는 상기 시스템 클럭신호 주파수의 10배인 것을 특징으로 하는 레벨 센서티브 래치 에뮬레이션 방법.
  4. 제1항에 있어서, 상기 에지 센서티브 래치는 시뮬레이션 회로내에서 사용되고, 상기 시뮬레이션 회로는 레벨 센서티브 하드웨어 설계를 시뮬레이트하며, 상기 고주파수 클럭신호와 상기 시스템 클럭신호 사이에 주파수 비율은 신호가 하드웨어 설계의 능동적인 시스템 클럭신호 동안에 전송되는 최대수의 레벨 센서티브 래치를 도모하기 위하여 충분한 에지를 포함하는 고주파수 인에이블된 클럭신호를 제공하는 것을 특징으로 하는 레벨 센서티브 래치 에뮬레이션 방법.
  5. 제1항에 있어서, 상기 에지 센서티브 래치는 시뮬레이션 회로내에서 사용되고, 상기 시뮬레이션 회로는 다수의 레벨 센서티브 래치를 가지는 레벨 센서티브 하드웨어 설계를 시뮬레이트하며, 상기 방법은 상기 래치의 지연시간에 의한 주기내에서 상기 시스템 클럭신호가 액티브인 시간을 분할함으로써 주파수 비율을 결정하는 결정단계를 포함하는 것을 특징으로 하는 레벨 센서티브 래치 에뮬레이션 방법.
  6. 다수의 레벨 센서티브 래치를 가지는 하드웨어 설계를 시뮬레이트 하는 시뮬레이트 방법으로서, 다수의 필드 프로그램가능 게이트 어레이와 다수의 에지 트리거 래치를 포함하는 시뮬레이션 회로를 제공하는 제공단계, 상기 시뮬레이션 회로에 데이타 신호를 제공하는 제공단계, 상기 시뮬레이션 회로에 시스템 클럭신호 주파수를 가지는 시스템 클럭신호를 제공하는 제공단계, 상기 시스템 클럭신호 주파수에 대한 주파수 비율이 1보다 큰 고주파수 클럭신호 주파수를 발생하는 발생단계, 필드 프로그램가능 게이트 어레이를 사용하여 고주파수 인에이블된 신호를 제공하기 위해 고주파수 신호로 상기 시스템 클럭신호를 게이트하는 게이트단계, 상기 에지 센서티브 래치중 한 래치의 데이타 입력에 상기 데이타 신호를 제공하는 제공단계 및, 상기 고주파수 인에이블된 신호로 상기 에지 센서티브 래치중 하나를 출력하는 클럭단계로 구성되는 것을 특징으로 하는 하드웨어설계 시뮬레이션 방법.
  7. 제6항에 있어서, 상기 고주파수 클럭신호 주파수는 상기 시스템 클럭신호 주파수의 적어도 5배인 것을 특징으로 하는 하드웨어 설계 시뮬레이트 방법.
  8. 제6항에 있어서, 상기 고주파수 클럭신호 주파수는 상기 시스템 클럭신호 주파수의 10배인 것을 특징으로 하는 하드웨어 설계 시뮬레이션 방법.
  9. 제6항에 있어서; 상기 고주파수 클럭신호와 상기 시스템 클럭신호 사이에 주파수 비율은 신호가 하드웨어 설계의 능동적인 시스템 클럭신호 동안에 전송되는 최대수의 레벨 센서티브 래치를 수용하기 위하여 충분한 에지를 포함하는 고주파수 인에이블된 신호를 제공하는 것을 특징으로 하는 하드웨어 설계 시뮬레이션 방법.
  10. 제6항에 있어서, 상기 방법은 상기 레벨 센서티브 래치의 상기 지연시간에 의한 주기내에서 상기 시스템 출력신호가 액티브인 시간을 분할함으로써 주파수 비율을 결정하는 결정단계를 포함하는 것을 특징으로 하는 하드웨어 설계 시뮬레이션 방법.
  11. 레벨 센서티브 래치를 시뮬레이트하는 시뮬레이션 장치로서, 클럭 게이트와, 에지 센서티브 래치로 구성되며, 상기 클럭게이트는 클럭신호와 고수파수 클럭신호를 수신하고 고주파수 인에이블 클럭신호를 제공하며, 상기 에지 센서티브 래치는 데이타 입력과 클럭 입력을 포함하고, 상기 클럭입력으로서 상기 고주파수 인에이블된 신호를 수신하고, 상기 고주파수 인에이블된 클럭신호에 의해 클럭될 때 데이타 출력으로서 데이타 입력을 제공하는 것을 특징으로 하는 레벨 센서티브 래치 시뮬레이션 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950035520A 1994-10-17 1995-10-14 에지 트리거 래치를 갖춘 레벨 센서티브 래치를 에뮬레이션하는 시뮬레이션 방법 및 장치 KR960015215A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/323,644 1994-10-17
US08/323,644 US5721695A (en) 1994-10-17 1994-10-17 Simulation by emulating level sensitive latches with edge trigger latches

Publications (1)

Publication Number Publication Date
KR960015215A true KR960015215A (ko) 1996-05-22

Family

ID=23260088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950035520A KR960015215A (ko) 1994-10-17 1995-10-14 에지 트리거 래치를 갖춘 레벨 센서티브 래치를 에뮬레이션하는 시뮬레이션 방법 및 장치

Country Status (4)

Country Link
US (1) US5721695A (ko)
EP (1) EP0712208A2 (ko)
JP (1) JPH08254571A (ko)
KR (1) KR960015215A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028993A (en) * 1997-01-10 2000-02-22 Lucent Technologies Inc. Timed circuit simulation in hardware using FPGAs
US6338158B1 (en) * 1997-10-31 2002-01-08 Vlsi Technology, Inc. Custom IC hardware modeling using standard ICs for use in IC design validation
US6618698B1 (en) 1999-08-12 2003-09-09 Quickturn Design Systems, Inc. Clustered processors in an emulation engine
KR20020078818A (ko) * 2001-04-10 2002-10-19 삼성전자 주식회사 마이크로 컴퓨터 개발 시스템에 내장된 에뮬레이터
US7260515B2 (en) * 2001-08-20 2007-08-21 Sun Microsystems, Inc. Method and apparatus for simulating transparent latches
US8645117B2 (en) * 2010-05-27 2014-02-04 Freescale Semiconductor, Inc. Clock simulation device and methods thereof
KR101731929B1 (ko) * 2011-02-08 2017-05-02 삼성전자주식회사 재구성 가능 프로세서 및 구동 제어 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435763A (en) * 1981-04-13 1984-03-06 Texas Instruments Incorporated Multiprogrammable input/output circuitry
EP0099114B1 (en) * 1982-07-13 1988-05-11 Nec Corporation Logic simulator operable on level basis and on logic block basis on each level
US4807115A (en) * 1983-10-07 1989-02-21 Cornell Research Foundation, Inc. Instruction issuing mechanism for processors with multiple functional units
FR2554952B1 (fr) * 1983-11-15 1989-04-28 Telecommunications Sa Procede et systeme d'adressage pour memoire dynamique
JPH0658631B2 (ja) * 1983-12-19 1994-08-03 株式会社日立製作所 デ−タ処理装置
US4697241A (en) * 1985-03-01 1987-09-29 Simulog, Inc. Hardware logic simulator
US4937827A (en) * 1985-03-01 1990-06-26 Mentor Graphics Corporation Circuit verification accessory
JPS61229133A (ja) * 1985-04-03 1986-10-13 Nec Corp シングルチツプマイクロコンピユ−タ用エミユレ−タ
JPH0743733B2 (ja) * 1985-12-11 1995-05-15 株式会社日立製作所 論理シミュレーション方法
US4937770A (en) * 1986-02-07 1990-06-26 Teradyne, Inc. Simulation system
US4744084A (en) * 1986-02-27 1988-05-10 Mentor Graphics Corporation Hardware modeling system and method for simulating portions of electrical circuits
US5133062A (en) * 1986-03-06 1992-07-21 Advanced Micro Devices, Inc. RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory
US4939637A (en) * 1988-02-10 1990-07-03 Metalink Corporation Circuitry for producing emulation mode in single chip microcomputer
US4864161A (en) * 1988-05-05 1989-09-05 Altera Corporation Multifunction flip-flop-type circuit
JPH02133834A (ja) * 1988-11-14 1990-05-23 Nec Corp インサートキットエミュレータ
US5050195A (en) * 1989-02-23 1991-09-17 Northern Telecom Limited Narrow range digital clock circuit
US5226126A (en) * 1989-02-24 1993-07-06 Nexgen Microsystems Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags
US5027355A (en) * 1989-04-14 1991-06-25 Control Data Corporation Logic circuit and design method for improved testability
US5095454A (en) * 1989-05-25 1992-03-10 Gateway Design Automation Corporation Method and apparatus for verifying timing during simulation of digital circuits
US5136697A (en) * 1989-06-06 1992-08-04 Advanced Micro Devices, Inc. System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache
US5226130A (en) * 1990-02-26 1993-07-06 Nexgen Microsystems Method and apparatus for store-into-instruction-stream detection and maintaining branch prediction cache consistency
EP0445454B1 (en) * 1990-03-08 1997-06-18 International Business Machines Corporation Hardware simulator
US5059818A (en) * 1990-06-01 1991-10-22 Advanced Micro Devices, Inc. Self-regulating clock generator
US5438672A (en) * 1990-12-18 1995-08-01 National Semiconductor Corporation Microcontroller emulator for plural device architecture configured by mode control data and operated under control code transmitted via same switching bus
US5321828A (en) * 1991-06-07 1994-06-14 Step Engineering High speed microcomputer in-circuit emulator
JP2927108B2 (ja) * 1992-07-22 1999-07-28 日本電気株式会社 インサーキットエミュレータ
US5425036A (en) * 1992-09-18 1995-06-13 Quickturn Design Systems, Inc. Method and apparatus for debugging reconfigurable emulation systems
GB2273835B (en) * 1992-12-22 1996-08-14 Advanced Risc Mach Ltd Bistable circuit

Also Published As

Publication number Publication date
EP0712208A2 (en) 1996-05-15
US5721695A (en) 1998-02-24
JPH08254571A (ja) 1996-10-01
EP0712208A3 (ko) 1996-06-12

Similar Documents

Publication Publication Date Title
KR920001518A (ko) 반도체 집적회로
US5826061A (en) System and method for modeling metastable state machine behavior
KR910012749A (ko) 클럭 버스트를 이용하는 집적회로 시험방법 및 장치
US5630100A (en) Simulating multi-phase clock designs using a single clock edge based system
KR910018812A (ko) 다중 주파수 회로용 스캔 검사 회로
KR960015215A (ko) 에지 트리거 래치를 갖춘 레벨 센서티브 래치를 에뮬레이션하는 시뮬레이션 방법 및 장치
JPH04229495A (ja) 線形帰還シフト・レジスタの状態を模擬する方法および装置
KR960025082A (ko) 데이타 전송장치
KR920020433A (ko) 마이크로 콘트롤러 유닛
KR840005625A (ko) 진단시간 지연장치
US6028993A (en) Timed circuit simulation in hardware using FPGAs
KR910014809A (ko) 논리 시뮬레이션 방법
KR910014805A (ko) 디지탈신호처리장치
KR100277085B1 (ko) 펄스 레이더 모의 실험 장치
SU1587536A1 (ru) Устройство дл моделировани систем массового обслуживани
KR910017772A (ko) 전자식 인버터의 주파수 제어 방법 및 장치
KR970028586A (ko) 회로 에뮬레이션 시험 장치
KR970013691A (ko) 주파수 변환 샘플링 시스템을 위한 클럭 생성기
RU2047900C1 (ru) Устройство для моделирования процесса передачи информации
RU2010323C1 (ru) Устройство для статистического моделирования состояния объекта испытаний
SU1265767A1 (ru) Генератор случайных интервалов времени
KR960018892A (ko) 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로
KR940004642A (ko) 컬럼 어드레스 래치신호 발생장치
RU2047902C1 (ru) Устройство для моделирования процесса передачи информации
KR970049613A (ko) 가변이 가능한 대기 상태 생성 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid