JPH02133834A - インサートキットエミュレータ - Google Patents
インサートキットエミュレータInfo
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- JPH02133834A JPH02133834A JP63288585A JP28858588A JPH02133834A JP H02133834 A JPH02133834 A JP H02133834A JP 63288585 A JP63288585 A JP 63288585A JP 28858588 A JP28858588 A JP 28858588A JP H02133834 A JPH02133834 A JP H02133834A
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- JP
- Japan
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- microprocessor
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- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサが持つ記憶領域を階層的に
分離して記憶保護を行なう記憶管理機構を持つインサー
キットエミュレータに関し、特に記憶領域の階層番号（
以下、実行レベルと称す）に応じてトレースの０Ｎ１０
ＦＦを行なうインサーキットエミュレータに関する。
分離して記憶保護を行なう記憶管理機構を持つインサー
キットエミュレータに関し、特に記憶領域の階層番号（
以下、実行レベルと称す）に応じてトレースの０Ｎ１０
ＦＦを行なうインサーキットエミュレータに関する。
マイクロプロセッサが持つ記憶領域を階層的に分離して
記憶保護を行なうマイクロプロセッサ用従来インサーキ
ットエミュレータのブロック図を第５図、ラッチ回路、
比較器、レジスタ回路例（トレースメモリはブロック図
）を第６図、レジスタへの書き込み回路例を第７図、ア
ドレス信号をトレースするトレースメモリ回路例を第８
図、第８図のタイミング図を第９図に示す。
記憶保護を行なうマイクロプロセッサ用従来インサーキ
ットエミュレータのブロック図を第５図、ラッチ回路、
比較器、レジスタ回路例（トレースメモリはブロック図
）を第６図、レジスタへの書き込み回路例を第７図、ア
ドレス信号をトレースするトレースメモリ回路例を第８
図、第８図のタイミング図を第９図に示す。
第５図において、ｌｂは少なくとも、バスサイクルの開
始を示す信号、アドレス、マイクロプロセッサの状態を
示すステータスを出力し、データを入出力するエミュレ
ーション用マイクロプロセッサであるＥＣＰＵ、２ｂは
ＥＣ！ＰＵ１６が出力するバスサイクルの開始を示す信
号によってＥＣＰＵｌ ｂが出力するアドレス、ステー
タス。
始を示す信号、アドレス、マイクロプロセッサの状態を
示すステータスを出力し、データを入出力するエミュレ
ーション用マイクロプロセッサであるＥＣＰＵ、２ｂは
ＥＣ！ＰＵ１６が出力するバスサイクルの開始を示す信
号によってＥＣＰＵｌ ｂが出力するアドレス、ステー
タス。
入出力するデータをラッチするラッチ回路、３ＣはＥＣ
ＰＵｌｂの入出力信号をトレースする際のトレース条件
を保持し、第７図に示すインサーキットエミュレータの
スパーバイザーＣＰ Ｕ ニ、１：り後述ローカルバス
を通じてデータ内容が変更可能なレジスタ、４６はラッ
チ回路２ｂとレジスタ３ｃの内容であるアドレス、デー
タ、ステータスを比較して比較結果を出力する比較器、
５ｂは比較器４ｂの比較結果によってＥＣＰＵｌｂのア
ドレス、データ、ステータスのトレースを行なうトレー
スメモリ、７は比較器４ｂの比較結果でトレースメモリ
へＥＣＰＵｌｂのアドレス等ヲ書キ込み、保持するか否
かの制御を行なうトレースイネーブル信号、８はＥＣＰ
Ｕｌｂ、ラッチ回路２ｂ。
ＰＵｌｂの入出力信号をトレースする際のトレース条件
を保持し、第７図に示すインサーキットエミュレータの
スパーバイザーＣＰ Ｕ ニ、１：り後述ローカルバス
を通じてデータ内容が変更可能なレジスタ、４６はラッ
チ回路２ｂとレジスタ３ｃの内容であるアドレス、デー
タ、ステータスを比較して比較結果を出力する比較器、
５ｂは比較器４ｂの比較結果によってＥＣＰＵｌｂのア
ドレス、データ、ステータスのトレースを行なうトレー
スメモリ、７は比較器４ｂの比較結果でトレースメモリ
へＥＣＰＵｌｂのアドレス等ヲ書キ込み、保持するか否
かの制御を行なうトレースイネーブル信号、８はＥＣＰ
Ｕｌｂ、ラッチ回路２ｂ。
トレースメモリ５ｂ、後述ローカルバス１１を接続しア
ドレス、データ、ステータスなどの信号を伝送スるエミ
ュレーションバス、９はＥＣＰＵｌｂのバスサイクル開
始を示す信号で、ラッチ回路２ａにラッチするタイミン
グ及びトレースメモリ５ｂにトレースするタイミングを
与えるバスサイクル信号、１０はインサーキットエミュ
レータ内の種々の制御を行ない、特にレジスタ３ａの内
容を後述ローカルバスを介して変更するスーパーバイザ
ーである５ＣＰＵ％ １１は後述ターゲットシステム、
５ＣＰＵＩ Ｏ，エミュレーションバス８に接続されて
いるローカルバス、１２はインサーキットエミュレータ
でデパックを行なう対象であるターゲットシステムであ
る。
ドレス、データ、ステータスなどの信号を伝送スるエミ
ュレーションバス、９はＥＣＰＵｌｂのバスサイクル開
始を示す信号で、ラッチ回路２ａにラッチするタイミン
グ及びトレースメモリ５ｂにトレースするタイミングを
与えるバスサイクル信号、１０はインサーキットエミュ
レータ内の種々の制御を行ない、特にレジスタ３ａの内
容を後述ローカルバスを介して変更するスーパーバイザ
ーである５ＣＰＵ％ １１は後述ターゲットシステム、
５ＣＰＵＩ Ｏ，エミュレーションバス８に接続されて
いるローカルバス、１２はインサーキットエミュレータ
でデパックを行なう対象であるターゲットシステムであ
る。
第６図において、ＥＣＰＵより出力されるアドレス、ス
テータスをそれぞれ、ＡＤＤＲＥＳＳ。
テータスをそれぞれ、ＡＤＤＲＥＳＳ。
５ＴＡＴＵＳ、ＥＣＰＵからの入出力であるデータをＤ
ＡＴＡ、バスサイクルの開始を示す信号をＢＣＹ （ア
クティブＬＯＷ）とする。比較器はラッチ回路、レジス
タの出力を比較し、ラッチ回路、レジスタの出力値が同
値ならばトレースイネーブル信号７がＬＯＷレベルとな
る。
ＡＴＡ、バスサイクルの開始を示す信号をＢＣＹ （ア
クティブＬＯＷ）とする。比較器はラッチ回路、レジス
タの出力を比較し、ラッチ回路、レジスタの出力値が同
値ならばトレースイネーブル信号７がＬＯＷレベルとな
る。
第７図において、５ＣＰＵはレジスタを１つのＩｌｏと
して、レジスタに対してデータの書き込みを行なう。５
ＣＰＵのアドレスをデコードしてレジスタの端子Ｇへの
入力とする。ＧにＬＯＷレベルの信号を入力するとＤ端
子から入力されたデータがＱ端子へそのまま出力され、
Ｇに旧ｇｈレベルの信号が入力されるとデータが保持さ
れる。
して、レジスタに対してデータの書き込みを行なう。５
ＣＰＵのアドレスをデコードしてレジスタの端子Ｇへの
入力とする。ＧにＬＯＷレベルの信号を入力するとＤ端
子から入力されたデータがＱ端子へそのまま出力され、
Ｇに旧ｇｈレベルの信号が入力されるとデータが保持さ
れる。
第８図において、メモリは入力ポートと出力ポートが分
れているデュアルポー）ＲＡＭで入力ホードはエミュレ
ーションバスの中のアドレス信号、出力ポートはローカ
ルバスに接続される。トレースはＥＣＰＵｌ ｂのシス
テムクロックＣＬＫでトレースメモリを有効にするＥ端
子、トレースメモリにタイミングを与えるＧ端子（本回
路例ではバスサイクルを示すＢＯＹ）を同期化してメモ
リのチップセレク）Ｃ８及びＲ／Ｗを生成することで、
カウンタがＧ端子に入力されたクロック数を計測し、ト
レースメモリのアドレスを決定し、ＤＩＮ端子からのア
ドレス信号のデータをトレースメモリに保持することで
行なわれる。トレースデータの読み出しは５ＣＰＵがト
レースメモリにローカルバスのアドレス、メモリリクエ
ストＭＲＱ。
れているデュアルポー）ＲＡＭで入力ホードはエミュレ
ーションバスの中のアドレス信号、出力ポートはローカ
ルバスに接続される。トレースはＥＣＰＵｌ ｂのシス
テムクロックＣＬＫでトレースメモリを有効にするＥ端
子、トレースメモリにタイミングを与えるＧ端子（本回
路例ではバスサイクルを示すＢＯＹ）を同期化してメモ
リのチップセレク）Ｃ８及びＲ／Ｗを生成することで、
カウンタがＧ端子に入力されたクロック数を計測し、ト
レースメモリのアドレスを決定し、ＤＩＮ端子からのア
ドレス信号のデータをトレースメモリに保持することで
行なわれる。トレースデータの読み出しは５ＣＰＵがト
レースメモリにローカルバスのアドレス、メモリリクエ
ストＭＲＱ。
リード・ライトＲ／Ｗを与えることで行なわれ、そのア
ドレスに対応したデータはＤ ６＠を端子より出力され
、第５図に示されるローカルバス１１を通して、ＣＲＴ
デイスプレィ等に表示される。第９図は第８図の回路例
のトレースメモリの書き込み、読み出し動作のタイミン
グ図を示している。
ドレスに対応したデータはＤ ６＠を端子より出力され
、第５図に示されるローカルバス１１を通して、ＣＲＴ
デイスプレィ等に表示される。第９図は第８図の回路例
のトレースメモリの書き込み、読み出し動作のタイミン
グ図を示している。
従来例である第５図、第６図では、アドレス。
データ、ステータスなど、さまざまな条件でのトレース
の０Ｎ１０ＦＦが可能だが、実行レベルの情報がトレー
スＯＮ１０ Ｆ Ｆ条件に入っていないため、実行レベ
ルがどこで変化したのか分らず、当然のことながらある
実行レベルのみのトレースといったこともできなかった
。
の０Ｎ１０ＦＦが可能だが、実行レベルの情報がトレー
スＯＮ１０ Ｆ Ｆ条件に入っていないため、実行レベ
ルがどこで変化したのか分らず、当然のことながらある
実行レベルのみのトレースといったこともできなかった
。
上述した記憶管理機構を持つマイクロプロセッサ用従来
インサーキットエミュレータは、エミュレーションＣＰ
Ｕから実行レベルの情報が直接出力されないので、エミ
ュレーションＣＰＵが実行レベルの変化するプログラム
を実行しても、どこで実行レベルが変化したのか、とい
った情報がトレースデータに残らない、特にＯ８とアプ
リケーションプログラムが実行される場合、通常、Ｏ８
は上位の実行レベル、アプリケーションプログラムは下
位の実行レベルとなり、Ｏ８のみのデパックまたはアプ
リケーションプログラムのみのデパックを行なう場合、
実行レベルごとに分けてトレースするといったことが不
可能であるといった欠点がある。
インサーキットエミュレータは、エミュレーションＣＰ
Ｕから実行レベルの情報が直接出力されないので、エミ
ュレーションＣＰＵが実行レベルの変化するプログラム
を実行しても、どこで実行レベルが変化したのか、とい
った情報がトレースデータに残らない、特にＯ８とアプ
リケーションプログラムが実行される場合、通常、Ｏ８
は上位の実行レベル、アプリケーションプログラムは下
位の実行レベルとなり、Ｏ８のみのデパックまたはアプ
リケーションプログラムのみのデパックを行なう場合、
実行レベルごとに分けてトレースするといったことが不
可能であるといった欠点がある。
本発明は、実行レベル情報が直接出力されるエミュレー
ション用マイクロプロセッサ、！： 、エミュレーショ
ン用マイクロプロセッサが出カスる実行レベル情報、ア
ドレス、ステータス信号、入出力するデータ信号をバス
サイクルごとにう、チするラッチ回路と、スーパーバイ
ザーＣＰＵにより内部データが書き換え可能なレジスタ
と、ラッチ回路とレジスタのデータを比較して比較結果
を出力する比較器と、比較器が出力する比較結果に応じ
て、エミュレーション用マイクロプロセッサの実行レベ
ル情報、アドレス、データ、ステータスをトレースする
トレースメモリとを有している。
ション用マイクロプロセッサ、！： 、エミュレーショ
ン用マイクロプロセッサが出カスる実行レベル情報、ア
ドレス、ステータス信号、入出力するデータ信号をバス
サイクルごとにう、チするラッチ回路と、スーパーバイ
ザーＣＰＵにより内部データが書き換え可能なレジスタ
と、ラッチ回路とレジスタのデータを比較して比較結果
を出力する比較器と、比較器が出力する比較結果に応じ
て、エミュレーション用マイクロプロセッサの実行レベ
ル情報、アドレス、データ、ステータスをトレースする
トレースメモリとを有している。
すなわち、本発明では、実行レベルの情報を直接出力す
るエミュレーションＣＰＵを使用し、実行レベルの情報
をアドレス等と同時にトレースする、または、その情報
を使い、実行レベルごとのトレース条件０遺択を行なっ
ている。
るエミュレーションＣＰＵを使用し、実行レベルの情報
をアドレス等と同時にトレースする、または、その情報
を使い、実行レベルごとのトレース条件０遺択を行なっ
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第２図
は一実施のラッチ回路、比較器、レジスタ回路例である
。第１図において、従来例のブロック図である第５図と
同じ構成要素７．８．９．１０゜１１．１２については
説明を省略する。１ａは実行レベルを表わす信号、及び
バスサイクルの開始を示す信号、マイクロプロセッサの
状態を示すステータスを出力し、データの入出力を行な
うエミュレーション用マイクロプロセッサであるＥＣＰ
Ｕ。
は一実施のラッチ回路、比較器、レジスタ回路例である
。第１図において、従来例のブロック図である第５図と
同じ構成要素７．８．９．１０゜１１．１２については
説明を省略する。１ａは実行レベルを表わす信号、及び
バスサイクルの開始を示す信号、マイクロプロセッサの
状態を示すステータスを出力し、データの入出力を行な
うエミュレーション用マイクロプロセッサであるＥＣＰ
Ｕ。
２ａはＥＣＰＵｌａが出力する実行レベルを表わす信号
をラッチするために第５図のラッチ回路２ｂのデータ幅
を拡張したラッチ回路、３ａは第５図のレジスタ２ｃに
実行レベル用のデータ保持部を付加したレジスタ、４＆
はラッチ回路２ａ、 レジスタ３ａと同様に実行レベ
ル情報追加に伴なうデータ幅を拡張した比較器、５ａも
同様に５ｂのデータ幅を拡張したトレースメモリ、６ａ
はＥＣＰＵｌａが出力する実行レベルの情報でラッチ回
路２ａでラッチされ、かつトレースメモリ５ａでトレー
スされるレベル信号である。
をラッチするために第５図のラッチ回路２ｂのデータ幅
を拡張したラッチ回路、３ａは第５図のレジスタ２ｃに
実行レベル用のデータ保持部を付加したレジスタ、４＆
はラッチ回路２ａ、 レジスタ３ａと同様に実行レベ
ル情報追加に伴なうデータ幅を拡張した比較器、５ａも
同様に５ｂのデータ幅を拡張したトレースメモリ、６ａ
はＥＣＰＵｌａが出力する実行レベルの情報でラッチ回
路２ａでラッチされ、かつトレースメモリ５ａでトレー
スされるレベル信号である。
第２図は従来例の回路例である第６図に実行レベル情報
であるレベル信号を付加したものである。
であるレベル信号を付加したものである。
第２図において、トレースする条件を保持するレジスタ
の実行レベルのビットにトレースする必要のある実行レ
ベルの番号を第７図に示したようにセットし、セットし
なかったビットはドントケアとすると、レジスタでセッ
トされた実行レベル番号とラッチ回路でラッチした実行
レベル番号が一致すれば比較器は比較結果としてＬＯＷ
レベルを出力し、ラッチ回路でラッチしている内容がト
レースメモリに書き込まれる。ラッチ回路でラッチされ
る内容はバスサイクルの開始を示す丁てＹ信号をラッチ
回路のゲート（Ｇ）の入力とすることで、ラッチ回路に
はバスサイクルごとのエミュレーションＣＰＵの状態が
ラッチされ、トレースメモリにはレジスタで指定された
実行レベルのトレースのみが結果として残る。
の実行レベルのビットにトレースする必要のある実行レ
ベルの番号を第７図に示したようにセットし、セットし
なかったビットはドントケアとすると、レジスタでセッ
トされた実行レベル番号とラッチ回路でラッチした実行
レベル番号が一致すれば比較器は比較結果としてＬＯＷ
レベルを出力し、ラッチ回路でラッチしている内容がト
レースメモリに書き込まれる。ラッチ回路でラッチされ
る内容はバスサイクルの開始を示す丁てＹ信号をラッチ
回路のゲート（Ｇ）の入力とすることで、ラッチ回路に
はバスサイクルごとのエミュレーションＣＰＵの状態が
ラッチされ、トレースメモリにはレジスタで指定された
実行レベルのトレースのみが結果として残る。
第３図は本発明の他の実施例２のブロック図であり、第
４図は実施例２のラッチ回路、比較器。
４図は実施例２のラッチ回路、比較器。
レジスタ回路例である。
第３図において第１図、第５図と相違のある３ｂ、６ｂ
、１３，１４について説明する。３ｂはＥＣＰＵｌａが
出力する実レベル情報によって選択されるレジスタ群で
あり、第４図では４個のレジスタを持つレジスタ、６ｂ
はＥＣＰＵｌａが出力する実行レベルの情報でトレース
メモリ５ａでトレースされ、後述セレクタの入力信号と
なるレベル信号、１３はレベル信号６ｂを入力として実
行レベルに応じたレジスタをレジスタ３ｂから選択する
セレクタ、１４はセレクタ１３の出力でレジスタ３ｂの
個々のレジスタのイネーブル信号となるセレクト信号で
ある。
、１３，１４について説明する。３ｂはＥＣＰＵｌａが
出力する実レベル情報によって選択されるレジスタ群で
あり、第４図では４個のレジスタを持つレジスタ、６ｂ
はＥＣＰＵｌａが出力する実行レベルの情報でトレース
メモリ５ａでトレースされ、後述セレクタの入力信号と
なるレベル信号、１３はレベル信号６ｂを入力として実
行レベルに応じたレジスタをレジスタ３ｂから選択する
セレクタ、１４はセレクタ１３の出力でレジスタ３ｂの
個々のレジスタのイネーブル信号となるセレクト信号で
ある。
第４図は第３図のレジスタ３ｂ内の個々のレジスタが４
個、すなわちＥＣＰＵｌａが出力するレベル信号６ｂが
２ｂｉｔで実行レベルが０〜３の４レベルの場合の回路
例である。第４図の場合、レジスタは実行レベルごとに
専用のものを設けることで、異なる実行レベルのプログ
ラム、例えばＯ８とアプリケーションプログラムをそれ
ぞれの条件で同時にトレースすることが可能となる。具
体的な動作は、実行レベルを除く、アドレス。
個、すなわちＥＣＰＵｌａが出力するレベル信号６ｂが
２ｂｉｔで実行レベルが０〜３の４レベルの場合の回路
例である。第４図の場合、レジスタは実行レベルごとに
専用のものを設けることで、異なる実行レベルのプログ
ラム、例えばＯ８とアプリケーションプログラムをそれ
ぞれの条件で同時にトレースすることが可能となる。具
体的な動作は、実行レベルを除く、アドレス。
データ、ステータスの信号なう、チ回路、レジスタ間の
比較の対象とし、実行レベルはセレクタを通してデコー
ドされレジスタ０〜３のイネーブル信号となる。レジス
タ０〜３のπ端子にＬＯＷレベルが入力されるとそのレ
ジスタが選ばれたこととなり、他のπ端子が旧ｇｈレベ
ルのレジスタは出力端子Ｑがハイ・インピーダンス状態
となる。比較された結果はトレースメモリのトレース０
Ｎ１０ＦＦとして使用される。
比較の対象とし、実行レベルはセレクタを通してデコー
ドされレジスタ０〜３のイネーブル信号となる。レジス
タ０〜３のπ端子にＬＯＷレベルが入力されるとそのレ
ジスタが選ばれたこととなり、他のπ端子が旧ｇｈレベ
ルのレジスタは出力端子Ｑがハイ・インピーダンス状態
となる。比較された結果はトレースメモリのトレース０
Ｎ１０ＦＦとして使用される。
以上説明したように本発明は実行レベル情報が直接出力
されるエミュレーション用マイクロプロセッサと、エミ
ュレーション用マイクロプロセッサが出力する実行レベ
ル情報、アドレス、ステータス信号、入出力するデータ
信号をバスサイクルごとにラッチする回路と、スーパー
バイザーＣＰＵにより内部データが書き換え可能なレジ
スタと、ラッチ回路とレジスタのデータを比較して比較
結果を出力する比較器と、比較器が出力する比較結果に
応じて実行レベル情報、アドレス、データ。
されるエミュレーション用マイクロプロセッサと、エミ
ュレーション用マイクロプロセッサが出力する実行レベ
ル情報、アドレス、ステータス信号、入出力するデータ
信号をバスサイクルごとにラッチする回路と、スーパー
バイザーＣＰＵにより内部データが書き換え可能なレジ
スタと、ラッチ回路とレジスタのデータを比較して比較
結果を出力する比較器と、比較器が出力する比較結果に
応じて実行レベル情報、アドレス、データ。
ステータスをトレースするトレースメモリとを有するこ
とにより、複数の実行レベルに又がって実行されるプロ
グラムの中から指定した実行レベルの実行結果のみトレ
ースすることができるといった効果がある。
とにより、複数の実行レベルに又がって実行されるプロ
グラムの中から指定した実行レベルの実行結果のみトレ
ースすることができるといった効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例の回路例、第３図は本発明の第２実施例の
ブロック図、第４図は第２実施例の回路例、第５図は従
来例のブロック図、第６図は従来例の回路例、第７図は
本発明の実施例、従来例ともに共通なレジスタへの書き
込み回路例、第８図は本発明の実旅例、従来例ともに共
通なトＬ／−スメモリ回路例、第９図は第８図のタイミ
ング図である。 １ ａ、１ ｂ−ＥＣＰＵ、２ａ、２ｂ−ラッチ回路、
３ａ、３ｂ、３ｃ・・・・・・レジスタ、４ａ。 ４ｂ・・・・・・比較器、５ ａ 、 ５ ｂ・・・・
・・トレースメモリ、６ａ、６ｂ・・・・・・レベル信
号、７・旧・・トレースイネーブル信号、８・山・・エ
ミュレーションバス、９・・・・・・バスサイクル信号
、１０・・川・５ＣＰＵ、１１・・・・・・ローカルバ
ス、１２・・・・・・ターゲットシステム、１３・・・
・・・セレクタ、１４・・川・セレクト信号。 代理人 弁理士 内 原 晋 第ｚ図 前乙図 Ｌ−＋ ＋＋＋ Ｊ第
８ 図
明の一実施例の回路例、第３図は本発明の第２実施例の
ブロック図、第４図は第２実施例の回路例、第５図は従
来例のブロック図、第６図は従来例の回路例、第７図は
本発明の実施例、従来例ともに共通なレジスタへの書き
込み回路例、第８図は本発明の実旅例、従来例ともに共
通なトＬ／−スメモリ回路例、第９図は第８図のタイミ
ング図である。 １ ａ、１ ｂ−ＥＣＰＵ、２ａ、２ｂ−ラッチ回路、
３ａ、３ｂ、３ｃ・・・・・・レジスタ、４ａ。 ４ｂ・・・・・・比較器、５ ａ 、 ５ ｂ・・・・
・・トレースメモリ、６ａ、６ｂ・・・・・・レベル信
号、７・旧・・トレースイネーブル信号、８・山・・エ
ミュレーションバス、９・・・・・・バスサイクル信号
、１０・・川・５ＣＰＵ、１１・・・・・・ローカルバ
ス、１２・・・・・・ターゲットシステム、１３・・・
・・・セレクタ、１４・・川・セレクト信号。 代理人 弁理士 内 原 晋 第ｚ図 前乙図 Ｌ−＋ ＋＋＋ Ｊ第
８ 図
Claims (1)
- 記憶保護機構の１つであり、実行されるプログラムの記
憶領域を階層的かつ論理的に分離し、前記分離された個
々の記憶領域を重み付けすることで、重み付けの低い層
から高い層へのメモリアクセスを禁止し、、重み付けの
高い層の記憶を保護する等の機能を持ったインサーキッ
トエミュレータにおいて、前記記憶保護機構の重み付け
を持った階層状記憶領域の一連番号を外部に示す手段を
持ったエミュレーション用マイクロプロセッサと、本イ
ンサーキットエミュレータ内の種々の制御を行なう制御
用マイクロプロセッサと、前記エミュレーション用マイ
クロプロセッサが入出力するデータ信号、及び出力する
階層状記憶領域の一連番号を外部に示す信号、アドレス
信号、バスの状態を示す制御信号等を前記エミュレーシ
ョン用マイクロプロセッサが出力する制御信号によって
保持を行なう第１のデータ保持回路と、前記第１のデー
タ保持回路と同等のデータ保持能力を有し、前記制御用
マイクロプロセッサからデータ及び制御信号を与えるこ
とで保持する内容を任意に変化させることが可能な第２
のデータ保持回路と、前記第１のデータ保持回路と前記
第２のデータ保持回路との保持内容を比較し、比較結果
を出力する比較回路と、前記エミュレーション用マイク
ロプロセッサが入出力した信号を前記制御用マイクロプ
ロセッサからのデータ保持信号により保持、書き込み、
読み出しを行なうメモリとを有することを特徴とするイ
ンサーキットエミュレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288585A JPH02133834A (ja) | 1988-11-14 | 1988-11-14 | インサートキットエミュレータ |
| US07/435,959 US5056013A (en) | 1988-11-14 | 1989-11-14 | In-circuit emulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288585A JPH02133834A (ja) | 1988-11-14 | 1988-11-14 | インサートキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
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| JPH02133834A true JPH02133834A (ja) | 1990-05-23 |
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ID=17732174
Family Applications (1)
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| JP63288585A Pending JPH02133834A (ja) | 1988-11-14 | 1988-11-14 | インサートキットエミュレータ |
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1988
- 1988-11-14 JP JP63288585A patent/JPH02133834A/ja active Pending
-
1989
- 1989-11-14 US US07/435,959 patent/US5056013A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5056013A (en) | 1991-10-08 |
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