KR960012760B1 - Driving circuit for thermal head - Google Patents
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Abstract
요약 없음No summary
Description
제1도는 이 발명의 제1발명의 한 실시예에 의한 서멀헤드 구동회로를 표시하는 블록도.1 is a block diagram showing a thermal head driving circuit according to an embodiment of the first invention of the present invention;
제2도는 상기, 실시예의 동작설명을 위한 바코드 패턴의 한 예를 표시하는 설명도.2 is an explanatory diagram showing an example of a barcode pattern for explaining the operation of the embodiment.
제3도는 이 발명의 제2발명의 한 실시예에 의한 서멀헤드 구동회로를 표시하는 회로도.3 is a circuit diagram showing a thermal head drive circuit according to an embodiment of the second invention of the present invention.
제4도는 제3도의 회로각부의 신호를 표시하는 타이밍차트.4 is a timing chart showing signals of respective circuit parts of FIG.
제5도는 기록헤드의 한 비트의 발열이 인접비트에 미치는 영향을 나타내는 설명도.5 is an explanatory diagram showing the effect of heat generation of one bit of a recording head on adjacent bits.
제6도는 이 발명의 제3발명의 한 실시예에 의한 서멀헤드 구동회로를 표시하는 회로도.6 is a circuit diagram showing a thermal head drive circuit according to an embodiment of the third invention of the present invention.
제7도는 제6도의 회로각부 신호를 나타내는 타이밍 차트.FIG. 7 is a timing chart showing the circuit parts of FIG.
제8도는 이 발명의 제4발명의 한 실시예에 의한 서멀헤드 구동회로를 표시하는 회로도.8 is a circuit diagram showing a thermal head drive circuit according to an embodiment of the fourth invention of the present invention.
제9도는 제3도의 일부를 변경하여 표시한 서멀헤드 구동회로.9 is a thermal head driving circuit in which part of FIG. 3 is changed.
제10도는 종래의 서멀헤드 구동회로를 표시하는 회로도.10 is a circuit diagram showing a conventional thermal head drive circuit.
제11도는 제10도의 발열저항체의 인가펄스와 온도의 관계를 표시하는 설명도.FIG. 11 is an explanatory diagram showing a relationship between an applied pulse of a heat generating resistor and temperature in FIG. 10; FIG.
제12도는 제10도의 래치회로가 출력하는 각 패턴에 대한 온도상승정도를 간략화하여 표시한 설명도.FIG. 12 is an explanatory diagram showing a simplified display of the degree of temperature rise for each pattern output by the latch circuit of FIG.
제13도는 제12도에서의 4종류 패턴의 래치 데이터와 포인트의 관계를 나타내는 설명도.FIG. 13 is an explanatory diagram showing a relationship between latch data and points of four patterns in FIG. 12; FIG.
제14도는 제10도의 회로각부 신호를 표시하는 타이밍 차트이다.FIG. 14 is a timing chart showing the circuit part signals of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
4 : 게이트 회로(NAND 게이트)5 : 게이트회로(AND 게이트)4: gate circuit (NAND gate) 5: gate circuit (AND gate)
7 : 발열저항체(기록헤드)8,21 : 래치회로7: Heat generating resistor (recording head) 8, 21: Latch circuit
9,31 : 게이트신호발생부51,52 : 게이트회로(AND 게이트)9,31: gate signal generator 51,52: gate circuit (AND gate)
82 : AND 게이트113 : OR 게이트82: AND gate 113: OR gate
이 발명은 팩시밀리나 프린터등의 인자부(인자부)로서 사용되는 서멀헤드(thermal head)의 서멀헤드 구동회로에 관한 것이다.The present invention relates to a thermal head driving circuit of a thermal head used as a printing part (factor part) such as a facsimile or a printer.
제10도는 일본 미쓰비시덴키 가부시키가이샤 제 카타로드(서멀헤드, H-C 9683-E, 1991년 2월 작성, 25쪽)에 표시된 종래의 1도트(dot)분의 기록헤드 구동회로를 표시하는 회로도이며 서멀헤드는 이 회로를 소정의 도트수분을 가지고 있다. 도면에서, 1은 입력된 현라인의 데이터를 클록에 따라 쉬프트(shift) 시키는 쉬프트 레지스터이고, 서멀헤드의 도트수에 따른 단수를 가지고 있다. 21은 쉬프트 레지스터(1)의 탭에 나타나는 데이터를 채취하여 보지하는 래치회로, 31은 3개의 게이트 신호 GA, GB, GC를 발생하는 게이트 신호 발생부, 4는 래치회로(21)의 래치출력 Q2, Q3 및 게이트 신호 발생부(31)로부터의 게이트 신호 GB, GC를 각각 도입하는 게이트회로인 반전논리적(NAND) 게이트, 51은 이 NAND 게이트(4)의 게이트 출력 및 래치회로(21)의 래치출력 Q1, 게이트 신호 발생부(31)로부터의 게이트 신호 GA를 도입하여 통전상태를 표시하는 펄스신호를 출력하는 게이트회로인 논리적(AND) 게이트, 6은 AND 게이트(51)이 출력하는 펄스신호에 따라서 서멀헤드의 발열저항체(7)를 구동하는 다알링턴(Darlington) 트랜지스터(구동소자)이다.FIG. 10 is a circuit diagram showing a conventional one-dot recording head driving circuit shown on the Mitsubishi Denki Kakata Road (Thermal Head, HC 9683-E, Feb. 1991, p. 25). The thermal head has a predetermined dot moisture in this circuit. In the figure, 1 is a shift register for shifting the input current line data according to a clock, and has a stage according to the number of dots of the thermal head. 21 is a latch circuit for picking up and holding data appearing on the tab of the shift register 1, 31 is a gate signal generator for generating three gate signals GA, GB, and GC, and 4 is a latch output Q2 of the latch circuit 21. , An inverted logic (NAND) gate serving as a gate circuit for introducing the gate signals GB and GC from Q3 and the gate signal generator 31, respectively, 51 is a latch of the gate output and latch circuit 21 of the NAND gate 4; Logical (AND) gate, which is a gate circuit that outputs a pulse signal indicating an energized state by introducing the output Q1 and the gate signal GA from the gate signal generator 31, 6 denotes a pulse signal output from the AND gate 51. Therefore, it is a Darlington transistor (drive element) which drives the heat generating resistor 7 of a thermal head.
다음은 동작을 설명한다. 쉬프트레지스터(1)는 화상신호인 데이터를 클록신호에 따라서 채취하고 이것을 쉬프트한다(제14도(A), (B) 참조). 래치회로(21)는 쉬프트레지스터(1)의 그 도트에 대응한 탭으로부터 래치신호에 따라서 순차데이터를 채취한다.The following describes the operation. The shift register 1 extracts data which is an image signal in accordance with a clock signal and shifts it (see Figs. 14A and 14B). The latch circuit 21 picks up sequential data from the tap corresponding to the dot of the shift register 1 in accordance with the latch signal.
즉 래치신호가 1회 입력되면은 래치회로(21)는 그 내용을 쉬프트하는 동시에 쉬프트 레지스터(1)로부터 데이터를 채취한다. 이 결과 전라인의 그 도트에 대한 데이터가 래치회로(21)의 Q2 단자에, 전전라인의 그 도트에 대한 데이터가 Q3 단자에 나타난다. 그리고 게이트 신호 발생부(31)는 예를들면 제14도(D)(E)(F)에 표시한 바와같이 소정의 패턴의 게이트 신호 GA, GB, GC를 발생한다. 이 게이트신호 GA~GC 및 래치회로(21)의 출력 Q1, Q2, Q3와 NAND 게이트(4) 및 AND 게이트(51)에 의하여 발열저항체(7)에 주어질 신호가 결정되고, 이 신호에 따라서 다알링턴 트랜지스터(6)이 이 AND 게이트(51)로부터의 신호에 따라 발열저항체(7)를 구동한다. 발열저항체(7)는 다알링턴 트랜지스터(6)의 구동에 의하여 유통하는 전류량에 따라 발열하여 그 위에 위치하는 감열지등을 발색시킨다.That is, when the latch signal is input once, the latch circuit 21 shifts its contents and collects data from the shift register 1. As a result, the data for the dot of all the lines is displayed at the Q2 terminal of the latch circuit 21, and the data for the dot of the all electric line is shown at the Q3 terminal. The gate signal generator 31 generates the gate signals GA, GB, and GC of a predetermined pattern, for example, as shown in FIG. 14 (D) (E) (F). The signals to be given to the heat generating resistor 7 are determined by the gate signals GA to GC and the outputs Q1, Q2 and Q3 of the latch circuit 21, and the NAND gate 4 and the AND gate 51. The Arlington transistor 6 drives the heat generating resistor 7 according to the signal from this AND gate 51. The heat generating resistor 7 generates heat in accordance with the amount of current flowing through the driving of the Darlington transistor 6 to develop a thermal paper and the like.
여기서, 발열저항체(7)에 주어지는 전류량의 이력제어에 관하여 설명한다. 제11도(A)에 표시한 바와같이 통전시간 1ms의 경우에는 발열저항체(7)의 온도는 300℃가 된다. 그러나 제11도(B)에 표시한 바와같이 반복주기 2ms로 통전이 반복되면은 그 온도는 500℃까지 상승한다. 즉 동일전류량이 주어지는 경우에도 통전개시시의 온도가 높으면은 통전종료후의 온도는 높게 되어 있다.Here, the hysteresis control of the amount of current given to the heat generating resistor 7 will be described. As shown in Fig. 11A, when the energization time is 1ms, the temperature of the heat generating resistor 7 is 300 占 폚. However, as shown in FIG. 11 (B), when energization is repeated with a repeating cycle of 2 ms, the temperature rises to 500 ° C. That is, even when the same current amount is given, if the temperature at the start of power supply is high, the temperature after the end of power supply is high.
그러므로 빠른 반복주기로 통전되는 사용상황하에서는 발열저항체(7)에 주는 에너지를 제어하지 않으면 발생농도가 높게 된다. 그래서 통전개시시의 온도에 따라 에너지를 제어할 필요가 있으며 구체적으로는 전라인 이전에 기록여부에 따라 통전을 제어하게 된다.Therefore, under the conditions of energizing with a fast repetition period, the generation concentration becomes high unless the energy supplied to the heat generating resistor 7 is controlled. Therefore, it is necessary to control the energy in accordance with the temperature at the start of the energization, specifically, the energization is controlled according to whether or not to record before all lines.
그와같은 이력제어를 하는데는 즉 전라인 및 전전라인의 도트의 기록상황에서 현라인의 도트에 대하여 어떻게 에너지를 주면되겠는가 환언하면 어떻게 통전하면 되는지를 정하기 위하여는 각 패턴(현라인, 전라인 및 전전라인의 도트기록상황)에 대한 온도상승 정도를 알 필요가 있다.For such hysteresis control, that is, how to energize the dot of the current line in the recording status of the dot of all lines and all lines. In other words, to determine how to energize each pattern (current line, all line and It is necessary to know the degree of temperature rise with respect to the dot recording situation of the electric field.
제12도는 이력제어를 하지 않을때의 각 패턴에 대한 온도상승을 모의 실험한 결과를 간략화하여 표시한 것이다. 도면에서 H는 기록(통전)된 것을, L는 기록이 안된 것을 표시하고 있다. 예를들면 제12도(B)는 전전라인에서 그 도트에 기록이 되고 전라인에서는 기록이 안된 경우를 표시하고 있다. 또 현라인에서 통전이 종료한 시점에서의 온도를 정규화한 값(이 이 온도상승정도를 표시하나 여기서는 이것은 포인트수라함)이 수치로 표시되어 있다.12 is a simplified display of the results of the simulation of the temperature rise for each pattern when no hysteresis control is performed. In the figure, "H" indicates that recording (energization) and "L" has not been recorded. For example, FIG. 12 (B) shows a case where writing is performed on the dot on the entire electric power line and not on the previous electric line. In addition, the value which normalized the temperature at the time of the completion of energization in the present line (this temperature rise degree is shown, but this is called the number of points here) is displayed numerically.
예를들면 제12도(A)에 표시하는 경우에는 포인트수는 1, 0으로 작으므로 큰 에너지가 주어지도록, 또 제12도(D)에 표시하는 경우에는 포인트수가 3, 0으로 크므로 작은 에너지가 주어지도록 이력제어되어야 함을 알 수 있다.For example, in the case of the display in FIG. 12A, the number of points is small as 1 and 0, so that a large energy is given. In addition, in the case of the display in FIG. It can be seen that it must be hysterically controlled to give energy.
제13도는 제12도에 표시한 포인트수와 래치회로(21)가 래치(latch)하고 있는 출력데이터(래치데이터)의 관계를 표시한 것이다. 기술한 바와같이 래치데이터는 전전라인, 전라인 및 현라인에서 그 도트가 기록되는지를 나타내고 있다. 여기서 H의 수에 따라서 레벨수가 정의되고 패턴내에 나타나는 H의 수가 많을수록 고레벨이 되게한다. 그리고 제13도에 표시된 4종의 패턴에 따른 적절한 통전상태의 한예가 제14도 (G)~(J)에 표시한 것이다.FIG. 13 shows the relationship between the number of points shown in FIG. 12 and the output data (latch data) latched by the latch circuit 21. FIG. As described, the latch data indicates whether the dot is recorded in the previous line, the previous line, and the current line. Here, the number of levels is defined according to the number of H, and the higher the number of H appearing in the pattern, the higher the level is. An example of a suitable energization state according to the four patterns shown in FIG. 13 is shown in FIGS. 14 (G) to (J).
포인트수에 따른 적절한 전류량을 설정하기 위하여 게이트 신호 발생부(31)는 제14도 (D),(E),(F)에 표시한 바와같은 게이트 신호를 발생한다. 그 결과, 래치회로(21)의 출력패턴에 따른 AND회로(51)의 출력은 제14도 (G)~(J)에 표시한 바와같이 되고 포인트수에 따른 전류량이 설정된다. 즉 포인트수가 작게되어 있는 패턴(L, L, H)에 대하여는 전류량을 많게하고, 포인트수가 크게 되어 있는 패턴에 대하여는 전류량을 작게하도록 제어된다. 그리고 통상은 게이트 신호 GB, GC의 펄스폭은 동일하며 동일레벨내의 패턴에 대하여는 통상시간의 합계와 같게된다.In order to set an appropriate amount of current according to the number of points, the gate signal generator 31 generates a gate signal as shown in Figs. 14 (D), (E), and (F). As a result, the output of the AND circuit 51 according to the output pattern of the latch circuit 21 is as shown in Figs. 14 (G) to (J), and the amount of current corresponding to the number of points is set. That is, it is controlled to increase the amount of current for the patterns L, L, and H having a small number of points, and to reduce the amount of current for a pattern with a large number of points. In general, the pulse widths of the gate signals GB and GC are the same, and the pattern within the same level is equal to the sum of the normal times.
종래의 서멀헤드 구동회로는 이상과 같이 구성되어 있으므로, 이력제어를 더욱 엄밀하게 하려고 래치회로(21)의 출력수를 증가시킨 경우에는 제어대상이 되는 패턴수가 증대하기 때문에 적절한 제어가 곤란하게 된다는 문제점이 있었다.Since the conventional thermal head driving circuit is constructed as described above, when the number of outputs of the latch circuit 21 is increased to make the hysteresis control more precise, the number of patterns to be controlled increases, which makes it difficult to control properly. There was this.
또 종래의 서멀헤드 구동회로는 이력제어를 엄밀하게 하려는 경우에는 래치회로(21)의 출력수를 증가시키는 등의 조치가 필요하며 이때문에 인접하는 각 발열저항체를 각각 독립하여 제어하는 경우에 인접하는 각 발열저항체간에 발생하는 열축적의 영향에 대한 주의가 전혀 고려되어 있지 않고 따라서 고정도의 열이 역제어를 실현할 수 없다는 등의 문제점이 있었다.In the conventional thermal head drive circuit, if the hysteresis control is to be strictly performed, measures such as increasing the number of outputs of the latch circuit 21 are required. Therefore, the adjacent thermal head drive circuit is adjacent to the case where each adjacent heating resistor is independently controlled. Attention has not been paid to the effect of heat accumulation between the heating resistors, and therefore, there is a problem that high-precision heat cannot realize reverse control.
이 발명은 상기와 같은 문제점을 해소하기 위하여 발명된 것으로서, 이 발명의 제1발명은 래치회로의 출력수를 증가시킨 결과 제어대상이 되는 패턴수가 증가한 경우에도 적절한 이력제어를 더욱 적은 게이트 신호수로 실행할 수 있는 서멀헤드 구동회로를 얻는 것을 목적으로 한다.The present invention has been invented to solve the above problems, and the first invention of the present invention executes proper hysteresis control with a smaller number of gate signals even when the number of patterns to be controlled increases as a result of increasing the number of outputs of the latch circuit. It is an object to obtain a thermal head drive circuit capable of.
또 이 발명의 제2발명은 인접하는 기록헤드간의 발열등의 기록상태정보로서의 기록정보를 얻음으로써 각 기록헤드에 최적의 인자(印字)에너지를 줄 수 있는 서멀헤드 구동회로를 얻는 것을 목적으로 한다.In addition, a second invention of the present invention aims to obtain a thermal head driving circuit capable of giving optimum printing energy to each recording head by obtaining recording information as recording state information such as heat generation between adjacent recording heads. .
또한 이 발명의 제3발명은 인접하는 기록헤드의 기록정보에 기준하여 더욱 고정도의 인자농도제어를 실현할 수 있는 서멀헤드 구동회로를 얻는 것을 목적으로 한다.It is also an object of the third invention of the present invention to obtain a thermal head drive circuit capable of realizing more accurate printing concentration control on the basis of recording information of adjacent recording heads.
그리고 또한 이 발명의 제4발명은 과거의 인접하는 기록헤드의 기록정보에 기준하여 더욱 충분한 고정도의 인자농도제어를 실현할 수 있는 서멀헤드 구동회로를 얻는 것을 목적으로 한다.In addition, a fourth invention of the present invention aims to obtain a thermal head drive circuit capable of realizing a sufficient high precision factor concentration control on the basis of the recording information of adjacent recording heads in the past.
이 발명의 제1발명에 의한 서멀헤드 구동회로는 적어도 과거 3라인의 기록정보를 이전의 기록정보로서 래치회로에 보지시키는 동시에 그 래치회로의 과거의 소급하는 래치출력중 어느 하나에 피드백시키는 조합(照合)회로를 설치한 것이다.The thermal head drive circuit according to the first aspect of the present invention provides a combination of holding at least the past three lines of write information as the previous write information to the latch circuit and feeding back to any one of the past traced latch outputs of the latch circuit. The circuit is installed.
이 발명의 제2발명에 의한 서멀헤드 구동회로는 구동대상이 되는 도트의 현라인의 기록정보 및 이전의 라인의 그 도트의 각 기록정보를 보지하는 래치회로와 기록헤드로의 통전상태를 표시하는 펄스신호를 출력하는 게이트회로에 상기 래치회로의 각 출력패턴에 따라서 상기 통전상태에 대응한 펄스신호를 출력시키는 게이트신호를 출력하는 게이트신호 발생부를 설치하여서 상기 각 도트마다의 래치회로중 자기 래치회로 및 인접하는 다른 래치회로로부터의 기록정보에 따라 AND 게이트에 상기 기록헤드에 대한 통전시간을 제어하는 제어신호를 상기 게이트회로에 입력시키도록 한 것이다.The thermal head driving circuit according to the second invention of the present invention displays a latch circuit for holding the recording information of the current line of the dot to be driven and the respective recording information of the dot of the previous line and the energization state to the recording head. A magnetic latch circuit of the latch circuit for each dot is provided in a gate circuit for outputting a pulse signal, and a gate signal generator for outputting a gate signal for outputting a pulse signal corresponding to the energized state in accordance with each output pattern of the latch circuit. And a control signal for controlling the energization time for the write head to the AND gate in accordance with the write information from another latch circuit adjacent thereto.
또 이 발명의 제3발명에 의한 서멀헤드 구동회로는 구동대상이 되는 도트의 현라인의 기록정보 및 이전의 라인의 그 도트의 각 기록정보를 보지하는 패치회로와 기록헤드의 통전상태를 표시하는 펄스신호를 출력하는 게이트회로에 상기 래치회로의 각 출력패턴에 따라서 상기 통전상태에 대응한 펄스신호를 출력시키는 게이트신호를 출력하는 게이트신호 발생부와, 상기 각 도트마다의 래치회로중 자기 래치회로 및 인접하는 다른 래치회로로부터의 기록정보에 따라서 상기 기록헤드에 대한 통전시간을 제어하는 제어신호를 상기 게이트회로에 입력하는 AND 게이트를 설치하고 상기 각 도트마다의 래치회로중 자기래치회로를 제어한 다른 인접하는 래치회로로부터의 기록정보에 따라서 OR 게이트에 상기 통전시간과는 다른 통전시간을 제어하는 제어신호를 상기 게이트회로에 입력시키도록 한 것이다.In addition, the thermal head drive circuit according to the third aspect of the present invention displays the energization state between the recording circuit and the recording head for holding the recording information of the current line of the dot to be driven and the respective recording information of the dot of the previous line. A gate signal generator for outputting a gate signal for outputting a pulse signal corresponding to the energized state to a gate circuit for outputting a pulse signal in accordance with each output pattern of the latch circuit; and a magnetic latch circuit among the latch circuits for each dot. And an AND gate for inputting a control signal for controlling the energization time for the write head to the gate circuit in accordance with write information from another latch circuit adjacent thereto, and controlling a magnetic latch circuit among the latch circuits for each dot. Control to control an energization time different from the energization time to the OR gate in accordance with write information from another adjacent latch circuit The call is a so as to input to the gate circuit.
또한 이 발명의 제4발명에 의한 서멀헤드 구동회로는 구동대상이 되는 도트의 현라인의 기록정보 및 이전의 라인의 그 도트의 각 기록정보를 보지하는 래치회로와, 기록헤드의 통전상태를 나타내는 펄스신호를 출력하는 게이트회로에 상기 래치회로의 각 출력패턴에 따라서 상기 통전상태에 대응한 펄스신호를 출력시키는 게이트 신호를 출력하는 게이트 신호 발생부와, 상기 각 도트마다의 래치회로중 자기 래치회로 및 인접하는 다른 래치회로로부터의 기록정보에 따라서 상기 기록헤드에 대한 통전시간을 제어하는 제어신호를 상기 게이트회로에 입력하는 제1AND 게이트를 설치하고 상기 각 도트마다의 래치회로중 자기래치회로를 제외한 다른 인접하는 래치회로로부터의 과거의 기록정보에 따라서 제2AND 게이트에 상기 통전시간과는 다른 통전시간을 제어하는 제어신호를 상기 게이트 회로에 입력시키도록 한 것이다.In addition, the thermal head drive circuit according to the fourth aspect of the present invention has a latch circuit for holding the recording information of the current line of the dot to be driven and the respective recording information of the dot of the previous line, and the energization state of the recording head. A gate signal generator for outputting a gate signal for outputting a pulse signal corresponding to the energized state to a gate circuit for outputting a pulse signal in accordance with each output pattern of the latch circuit; and a magnetic latch circuit among the latch circuits for each dot. And a first AND gate for inputting a control signal for controlling the energization time for the write head to the gate circuit in accordance with write information from another latch circuit adjacent thereto, except for the magnetic latch circuit among the latch circuits for each dot. At the time of energization different from the energization time to the second AND gate in accordance with past write information from another adjacent latch circuit A control signal for controlling the one to be input to the gate circuit.
이 발명의 제1발명에서 조합회로는 서멀헤드의 구동대상이 되는 도트의 현라인의 기록정보와 과거 3라인 이상의 기록정보를 래치하고 있는 래치회로의 과거로 소급한 래치출력을 해당래치회로의 래치출력중 어느 하나에 피드백함으로써 과거의 기록정보를 참조한 발열저항체의 발열량제어가 가능하게 되고 더욱 적은 게이트 신호수로 적절한 이력제어를 실행할 수 있는 서멀헤드 구동회로를 실현한다.In the first aspect of the present invention, the combination circuit latches the latch output of the latch circuit of the latch circuit that latches the write information of the current line of the dot to be driven by the thermal head and the write information of the past three or more lines. By feeding back to any one of the outputs, it is possible to control the amount of heat generated by the heat generating resistor with reference to past recording information, and to realize a thermal head drive circuit capable of performing proper hysteresis control with a smaller number of gate signals.
이 발명의 제2발명에서 AND 게이트는 자기 래치회로 및 인접하는 다른 래치회로로부터의 기록정보에 따라서 기록헤드에 대한 통전시간의 제어신호를 기록헤드를 구동하는 게이트회로에 입력하고 그 통전시간으로 결정된 에너지를 대응하는 기록헤드에 공급하게 하여 인접하는 기록헤드의 상태에 따라서 균형잡힌 인자농도제어를 실현가능하게 한다.In the second invention of the present invention, the AND gate inputs a control signal of the energization time for the recording head to the gate circuit for driving the recording head in accordance with the write information from the magnetic latch circuit and other adjacent latch circuits and is determined as the energization time. By supplying energy to the corresponding recording heads, it is possible to realize balanced factor concentration control in accordance with the state of adjacent recording heads.
또 이 발명의 제3발명에서 OR 게이트는 자기 래치회로를 제외한 다른 인접하는 래치회로로부터의 기록정보에 따라서 기록헤드에 대한 통전시간의 제어신호를 기록헤드를 구동하는 게이트회로에 입력하고 그 통전시간으로 결정된 에너지를 대응하는 기록헤드에 공급하도록 하여 인접하는 기록헤드의 상태에 따라서 더욱 고정도를 균형이 잡힌 인자농도제어를 실현가능하게 한다.In the third invention of the present invention, the OR gate inputs a control signal of the energization time for the recording head to the gate circuit for driving the recording head in accordance with the recording information from the adjacent latch circuit except the magnetic latch circuit. By supplying the determined energy to the corresponding recording heads, it is possible to realize the factor concentration control which is more precisely balanced according to the state of the adjacent recording heads.
또한 이 발명의 제4발명에서 제2AND 게이트는 자기 래치회로를 제외한 다른 인접하는 래치회로로부터의 과거의 기록정보에 따라서 기록헤드에 대한 통전시간의 제어신호를 상기 게이트회로에 입력하고 그 통전시간으로 결정되는 에너지를 대응하는 기록헤드에 공급하게 하여 인접하는 기록헤드의 상태에 따라서 더욱 고정도로 균형잡힌 인자농도제어를 실현 가능하게 한다.Also, in the fourth invention of the present invention, the second AND gate inputs a control signal of the energization time for the write head to the gate circuit in accordance with the past write information from the adjacent latch circuits other than the magnetic latch circuit. By supplying the determined energy to the corresponding recording heads, it is possible to realize more precisely balanced factor concentration control in accordance with the state of the adjacent recording heads.
실시예 1Example 1
다음은 이 발명에 의한 한 실시예를 도면에 의하여 설명한다.Next, an embodiment according to the present invention will be described with reference to the drawings.
제1도에서, 1은 쉬프트레지스터, 4는 게이트회로인 NAND 게이트, 5는 게이트 회로인 AND 게이트, 6은 구동회로인 다알링턴 트랜지스터, 7은 발열저항체이며 제10도와 동일부호를 붙인 것인 동일 또는 상당부분이므로 상세한 설명을 생략한다.In Fig. 1, 1 is a shift register, 4 is a NAND gate which is a gate circuit, 5 is an AND gate which is a gate circuit, 6 is a Darlington transistor which is a driving circuit, 7 is a heating resistor and the same reference numeral as in FIG. Or since it is a substantial portion, detailed description is omitted.
8은 현라인의 기록정보와 과거 7개 라인의 기록정보를 보지하는 점에서 제10도의 (21)과 다른 래치회로이며, 9는 게이트 신호 GA~GC에 부가하여 게이트 신호 GD, GE도 발생하는 점에서 제10도의 (31)과 다른 게이트신호 발생부이다.8 is a latch circuit different from 21 in FIG. 10 in that the record information of the current line and the record information of the past seven lines are held, and 9 is a gate signal GD or GE in addition to the gate signals GA to GC. This is a gate signal generator different from that in Fig. 10 (31).
10은 상기 래치회로(8)의 과거에 소급하는 래치출력 Q6, Q7, Q8를 그 래치회로(8)의 래치출력 Q3에 피드백시키는 조합(照合)회로이다. 이 조합회로(10)내에서, 11은 래치출력 Q6~Q8을 도입한 AND 게이트이며 12는 이 AND 게이트(11)의 출력과 래치출력 Q3의 논리화(이후 OR이라 한다) 동작을 하는 OR 게이트이다.10 is a combination circuit for feeding back the latch outputs Q6, Q7, and Q8 retroactive to the latch circuit 8 to the latch output Q3 of the latch circuit 8. In this combination circuit 10, 11 is an AND gate in which latch outputs Q6 to Q8 are introduced, and 12 is an OR gate that operates the logic of the output of this AND gate 11 and the latch output Q3 (hereinafter referred to as OR). to be.
다음에 동작에 대하여 설명한다. 래치회로(8)은 종래의 래치회로(21)와 마찬가지로 래치신호에 따라 쉬프트 레지스터(1)로부터의 기록정보의 데이터를 채취한다. 이 경우에는 래치회로(8)이 8단으로 구성되어 있으므로 1라인 전의 기록정보는 Q2 단자에 나타나고 2라인전의 기록정보는 Q3단자, 3라인전의 기록정보는 Q4단자……, 이하 마찬가지로 7라인 전의 기록정보는 Q8 단자에 각각 나타난다.Next, the operation will be described. The latch circuit 8 collects data of write information from the shift register 1 in accordance with the latch signal similarly to the conventional latch circuit 21. In this case, since the latch circuit 8 is composed of eight stages, the recording information before the first line appears at the Q2 terminal, the recording information before the two lines is the Q3 terminal, and the recording information before the three lines is the Q4 terminal. … Similarly, the recording information before the seventh line is displayed at the Q8 terminal, respectively.
여기서 제어대상이 되는 패턴이 종래의 경우와 같이 4종류인 경우에는 제14도(D)~(J)에 표시한 바와같이 3종의 게이트 신호 GA~GC를 사용하여서 패턴(H, L, H)이면 게이트신호 GA, GB로 제어하고 패턴(L, H, H)이면 게이트 신호 GA, GB, GC로 제어하는 식으로 그 통전제어는 간단하다.If the pattern to be controlled is four types as in the conventional case, as shown in Figs. 14 (D) to (J), three patterns of gate signals GA to GC are used for the pattern (H, L, H). ), The control is performed by the gate signals GA, GB, and the pattern (L, H, H) by the gate signals GA, GB, and GC.
그러나, 해당도트에 대하 과거 4라인의 제어정보를 고려에 넣어서 현라인의 통전제어를 하는 경우 제어대상이 되는 패턴의 종류는 다음의 표 1과 같이 16종류로 증가한다.However, when conducting control of the current line, taking into account the control information of the past four lines for the dot, the type of pattern to be controlled increases to 16 types as shown in Table 1 below.
[표 1]TABLE 1
이와같이 제어대상이 되는 패턴이 16종류 있는 경우 GA~GE의 5종류의 게이트신호가 있으면 통전제어는 가능하게 되나 더욱 많은 종류의 패턴을 제어대상으로 하는 경우에는 게이트 신호발생부(9)의 출력신호선수가 증가하여 제어방법으로서 현실성이 없어진다. 그래서 이 실시예에서는 래치출력 Q6이후의 래치출력에 대하여는 과거의 소급하여 특정패턴의 기록정보만을 조합회로(10)를 통하여 소정의 래치출력에 피드백시켜 통전제어한다.In this way, if there are 16 types of patterns to be controlled, energization control is possible when there are 5 types of gate signals of GA to GE. However, when more types of patterns are to be controlled, the output signal of the gate signal generator 9 is controlled. As the number of athletes increases, there is no realism as a control method. Therefore, in this embodiment, the latch output after the latch output Q6 is fed back to the predetermined latch output through the combination circuit 10 only to record information of the past retrospectively specific pattern.
예를들면 바코드의 패턴이면 굵은 바는 5개, 가는 바는 2개로 구성되며, 패턴에 규칙성이 있다. 따라서 제2도 (A), (B)에 표시한 바와같이 래치출력 Q1~Q5까지의 기록정보는 동일하나 래치출력 Q6~Q8의 기록정보는 완전히 다르다. 그러므로 이와같은 경우에는 래치출력 Q1~Q5만으로 통전제어를 하면 동일한 발열량을 발생시키는 전류가 발열저항체(7)에 공급된다.For example, a bar code pattern consists of five thick bars and two thin bars, and the pattern has regularity. Therefore, as shown in FIGS. 2A and 2B, the write information from the latch outputs Q1 to Q5 is the same, but the write information from the latch outputs Q6 to Q8 is completely different. Therefore, in such a case, when the energization control is performed only by the latch outputs Q1 to Q5, a current for generating the same amount of heat is supplied to the heat generating resistor 7.
이 때문에 이 실시예에서는 래치출력 Q6~Q8를 조합회로(10)로 보내고 이들을 종합하여서 그 AND 게이트(11)에 입력시켜 논리적으로 OR 게이트(12)에 입력시켜 래치출력 Q3에 피드백함으로써 예를들면 제2도 (A)와 같이 래치출력 Q6, Q7, Q8가 모두 흑(H)일때 해당 OR 게이트(12)로부터의 신호가 입력되는 NAND 게이트(4)의 출력을 게이트 신호 GD의 출력기간(H의 기간) 중 반드시 오프(OFF)로 한다.For this reason, in this embodiment, the latch outputs Q6 to Q8 are sent to the combination circuit 10, these are combined, inputted to the AND gate 11, logically input to the OR gate 12, and fed back to the latch output Q3. As shown in FIG. 2A, when the latch outputs Q6, Q7, and Q8 are all black (H), the output of the NAND gate 4 to which the signal from the corresponding OR gate 12 is input is output period H of the gate signal GD. Period is always OFF.
이와같이 함으로써 과거에 긴 흑(H)의 인자가 있어 축적된 열량이 많은 경우에는 발열량의 에너지공급기간을 짧게하고 있다.By doing in this way, in the past, when there is a long black (H) factor, when the amount of heat accumulated is large, the energy supply period of the calorific value is shortened.
한편, 래치출력 Q6, Q7, Q8중 하나라도 백(L)이 있을 때에는 조합회로(10)에서는 AND 게이트(11)의 출력이 L레벨이 되어서 OR 게이트(12)는 래치출력 Q3를 그대로 통과시킨다. 따라서 발열저항체(7)에는 래치출력 Q1~Q5의 패턴에 따른 통전제어를 하게된다.On the other hand, when any one of the latch outputs Q6, Q7, and Q8 has a back L, the combination circuit 10 outputs the AND gate 11 to L level so that the OR gate 12 passes the latch output Q3 as it is. . Therefore, the heating resistor 7 is subjected to energization control according to the patterns of the latch outputs Q1 to Q5.
이와같이 과거에 백바가 이어진 제2도 (B)에 표시하는 패턴과, 과거에 흑바가 이어진 제2도 (A)에 표시한 패턴에서는 명백히 제2도 (A)에 표시한 패턴의 경우 쪽이 열축적이 당연히 많을 것이나, 이와같은 경우에도 게이트 신호 발생부(9)의 출력신호 선수를 증가시키는 일없이 대처할 수 있게 된다.Thus, in the pattern shown in FIG. 2 (B) where the white bars continued in the past and in the pattern shown in FIG. 2 (A) where the black bars were connected in the past, the pattern is clearly shown in FIG. The accumulation will naturally be large, but in such a case, it is possible to cope without increasing the output signal bow of the gate signal generator 9.
실시예 2Example 2
상기 실시예에서는 래치출력 Q2~Q8를 조합하여서 조합회로(10)의 AND게이트(11)에 입력하고 래치출력 Q3와 조합(collating)하여 통전제어하는 것을 표시하였으나 래치회로(8)을 7단 구성으로 하고 그 래치출력 Q5~Q7을 종합하여서 조합회로(10)의 AND 게이트(11)에 입력하도록 하여도 되며, 또 AND 게이트(11)에 입력하는 래치출력수도 3입력일 필요는 없고 1이상 임의로 변경가능하며, 또한 조합회로(10)의 OR 게이트(12)의 출력도 래치출력 Q3 이외의 특정한 1개 이상의 래치출력에 피드백하도록 하여도 된다.In the above embodiment, the latch outputs Q2 to Q8 are combined to be input to the AND gate 11 of the combination circuit 10 and collated with the latch output Q3 to control energization. However, the latch circuit 8 has seven stages. The latch outputs Q5 to Q7 may be combined and input to the AND gate 11 of the combination circuit 10. The number of latch outputs input to the AND gate 11 does not have to be three inputs, but is arbitrarily changed by one or more. In addition, the output of the OR gate 12 of the combination circuit 10 may also be fed back to one or more specific latch outputs other than the latch output Q3.
실시예 3Example 3
또 상기 실시예에서는 조합회로(10)를 AND게이트(11)와 OR 게이트(12)로 구성한 것에 관하여 설명하였으나 다른 논리회로를 사용하여 구성하여도 되며 상기 실시예와 같은 효과를 나타낸다.In the above embodiment, the combination circuit 10 is composed of the AND gate 11 and the OR gate 12. However, other logic circuits may be used and the same effects as in the above embodiment.
실시예 4Example 4
다음은 이 발명의 제1발명에 의한 한 실시예를 설명한다.The following describes an embodiment according to the first invention of this invention.
제3도에서, 82는 AND 게이트이며, 2개의 입력단자가 서로 인접하는 각 래치회로(21)의 Q1단자에 접속되어 있다. 92는 아날로그 스위치이며 이것이 AND 게이트(82)의 출력신호를 받아 개방된다.In Fig. 3, 82 is an AND gate, and two input terminals are connected to the Q1 terminal of each latch circuit 21 adjacent to each other. 92 is an analog switch, which opens upon receiving the output signal from the AND gate 82.
102는 제어신호이며, 미리 결정된 펄스신호로서 아날로그스위치(92)에 입력된다. 52는 AND 게이트인 게이트 회로, 7은 기록헤드인 발열저항체이다. 그리고 이외에 제10도에 표시한 것과 동일한 구성성분에는 동일부호를 붙여서 중복되는 설명은 생략한다.102 is a control signal and is input to the analog switch 92 as a predetermined pulse signal. 52 is a gate circuit serving as an AND gate, and 7 is a heat generating resistor serving as a write head. In addition, the same components as those shown in FIG. 10 are denoted by the same reference numerals, and overlapping descriptions are omitted.
다음은 동작을 설명한다. 래치회로(21)는 종래의 경우와 같이 외부입력된 래치신호에 따라서 쉬프트레지스터(1)로부터 순차데이터를 채취한다. 이에 따라 전라인의 기록정보가 Q2단자에 전전라인의 기록정보가 Q3단자에 각각 출력된다. 또 현라인의 기록정보는 각 래치회로(21)의 Q1단자에 출력되나, 인접하는 도트의 즉 인접하는 각 래치회로의 Q1 단자의 기록정보가 각 AND 게이트(82)에 입력된다.The following describes the operation. The latch circuit 21 collects sequential data from the shift register 1 in accordance with an externally input latch signal as in the conventional case. Accordingly, the record information of all the lines is output to the Q2 terminal, and the record information of the all electric lines is output to the Q3 terminal. The write information of the current line is output to the Q1 terminal of each latch circuit 21, but the write information of the adjacent dot, that is, the Q1 terminal of each adjacent latch circuit, is input to each AND gate 82.
한편, 제4도에 표시한 바와같이 래치신호의 입력타이밍으로 제어신호(102)가 각 아날로그스위치(92)에 입력되고, 상기 AND 게이트(82)의 출력을 받아서 아날로그스위치(92)가 온(ON)되며 그 제어신호는 게이트 회로(52)에 입력된다. 이경우 제어신호(102)의 통전시간은 제4도에 표시한 바와같이 게이트 신호 발생부(31)의 게이트 신호 GA 보다 약간 짧게 설정해둔다.On the other hand, as shown in Fig. 4, the control signal 102 is input to each analog switch 92 by the input timing of the latch signal, and the analog switch 92 is turned on by receiving the output of the AND gate 82. ON) and the control signal is input to the gate circuit 52. In this case, the energization time of the control signal 102 is set slightly shorter than the gate signal GA of the gate signal generator 31 as shown in FIG.
그래서 어느 한쪽의 AND 게이트(82)의 입력즉 인접하는 1조의 래치회로(21)Q1 단자의 출력단자가 공히 H의 경우에는 그 AND 게이트(82)에 접속된 아날로그 스위치(92)는 폐쇄되고 제어신호(102)가 게이트 회로(52)에 입력된다. 이에 대하여 인접하는 래치회로(21)의 각 Q1 단자의 한쪽 또는 양쪽이 L의 경우에는 아날로그 스위치(92)는 오프(off)되고 제어신호(102)는 게이트 회로(52)에 입력 안되며 따라서 게이트 회로(52)의 게이트 입력은 고임피던스로 되어있다.Therefore, when the input terminal of either AND gate 82, i.e., the output terminal of the adjacent set of latch circuits 21 and Q1 terminals is both H, the analog switch 92 connected to the AND gate 82 is closed and the control signal is closed. 102 is input to the gate circuit 52. On the other hand, when one or both of the Q1 terminals of the adjacent latch circuit 21 are L, the analog switch 92 is turned off and the control signal 102 is not input to the gate circuit 52, and thus the gate circuit. The gate input of 52 is at high impedance.
제5도는 인접하는 발열저항체가 발열한 경우의 표면온도를 표시한 것이다. 지금 인접하는 발열저항체를 제5도(A)에 표시한 바와같이 7a, 7b, 7c라하면 일정조건하에서 각 발명저항체(7a)(7b)(7c)를 선택적으로 구동시키면 예를들어 발열저항체(7b)가 발열하고 이에 인접한 발열저항체(7a)(7c)가 발열하지 않은 경우, 제5도 (B)에 표시한 바와같이 250℃인데 대하여 인접한 발열저항체(7a)(7c)가 발열한 경우에는 제5도(D)에 표시한 바와 같이 280℃가 된다.5 shows the surface temperature when adjacent heat generating resistors generate heat. As shown in FIG. 5A, 7a, 7b, and 7c adjoin the heat generating resistors, if each invention resistor 7a, 7b, 7c is selectively driven under a predetermined condition, for example, When 7b) generates heat and adjacent heating resistors 7a and 7c do not generate heat, as shown in FIG. 5B, when the adjacent heating resistors 7a and 7c generate heat, It becomes 280 degreeC as shown in FIG.
또한 발열저항체(7a) 또는 (7c)중 한쪽이 발열한 경우는 제5도 (C)에 표시한 바와같이 265℃가 된다. 따라서 상기 제어신호의 통전시간으로 결정되는 에너지를 각 발열저항체(77a)(7b)(7c)에 공급함으로써 인접하는 것끼리의 발열로 인한 상대적 영향을 보정하여 인자(印字)할 수 있어 고정도의 열이력 제어에 의한 균형잡힌 인자 농도를 얻게된다.When one of the heat generating resistors 7a or 7c generates heat, it becomes 265 ° C as shown in FIG. Therefore, by supplying the energy determined by the energization time of the control signal to each of the heat generating resistors 77a, 7b, and 7c, the relative influence due to the heat generation between adjacent ones can be corrected and printed. Balanced factor concentrations are obtained by hysteresis control.
실시예 5Example 5
제6도는 이 발명에 의한 제3발명의 한 실시예를 표시한다.6 shows an embodiment of the third invention according to this invention.
이것은 발열저항체의 통전시간을 제어하기 위하여 그 계통의 제어신호(102)(133)을 사용하며 또한 인접하는 래치회로(21)의 각 Q1단자를 AND 게이트(82)에 입력하는 동시에 자리래치회로(21)를 제외한 다른 인접하는 래치회로(21)의 각 Q1 단자를 OR 게이트(113)이 입력시킴으로써 이들의 AND 게이트(82)의 출력 및 OR 게이트(113)의 출력에 따라서 개폐하는 아날로그 스위치(92)(123)를 통하여 각 제어신호(102)(133)을 AND 게이트(82)에 입력하도록 한 것이다.It uses the control signals 102 and 133 of the system to control the energization time of the heating resistor, and inputs each Q1 terminal of the adjacent latch circuit 21 to the AND gate 82, and at the same time the latch circuit ( The OR gate 113 inputs each of the Q1 terminals of the adjacent latch circuit 21 except for 21 to open and close the analog switch 92 according to the output of the AND gate 82 and the output of the OR gate 113. The control signals 102 and 133 are inputted to the AND gate 82 through the reference numeral 123.
그리고 아날로그 스위치(92)가 온(ON)이 되는 기간 제어신호(102)가 게이트 회로(52)에 입력되므로 현라인의 기록정보의 인접비트 정보중 어느 하나가 L일때 게이트 신호 GA 보다 짧은 폭으로 발열저항체(7)로의 통전이 이루워진다. 따라서 실시예 4보다도 더욱 고정도의 열이력 제어를 실현시킬 수 있다.Since the control signal 102 is input to the gate circuit 52 when the analog switch 92 is ON, when any one of the adjacent bit informations of the write information of the current line is L, the width is shorter than the gate signal GA. The energization of the heat generating resistor 7 is achieved. Therefore, more accurate thermal history control can be realized than in the fourth embodiment.
제7도는 상기 각 제어신호(102)(133)와 게이트 신호 발생부(31)의 각 1게이트 신호 GA, GB, GC의 통전시간 타이밍관계를 나타내고 타이밍 차트이다. 이들의 각 신호(102)(133), 게이트 신호 GA는 상승이 동일하나 제어신호(102), 제어신호(133), 게이트 신호 GA의 순번으로 통전시간이 완료되고 있다.FIG. 7 is a timing chart showing the energization time timing relationship between the control signals 102 and 133 and the one gate signals GA, GB, and GC of the gate signal generator 31. FIG. These signals 102 and 133 and the gate signal GA have the same rise, but the energization time is completed in order of the control signal 102, the control signal 133, and the gate signal GA.
즉, 이들의 통전시간은 제5도에 표시한 바와같이 인접비트의 발열상황인 280℃, 265℃, 250℃에 대응하고 있으며 발열이 큰 경우에는 통전시간의 단축을 행하고 여기서는 250℃ 상당에 맞추게 되도록 각 신호의 설정시간을 결정한다.That is, as shown in FIG. 5, these energization times correspond to the heat generation conditions of adjacent bits 280 ° C, 265 ° C, and 250 ° C. When the heat generation is large, the energization time is shortened. Determine the set time of each signal if possible.
따라서 발열저항체(7)의 해당비트에 대하여 인접비트의 양쪽이 제5도 (D)와 같이 공히 발열하고 있는 경우는 제어신호(102)에 의하여 통전시간이 결정되고 인접비트의 한쪽만이 제5도 (C)와 같이 발열하고 있는 경우는 제어신호(133)에 의하여 통전시간이 결정된다.Therefore, when both of the adjacent bits are both generating heat as shown in FIG. 5D with respect to the corresponding bit of the heating resistor 7, the energization time is determined by the control signal 102, and only one of the adjacent bits is fifth. When heat is generated as shown in FIG. (C), the energization time is determined by the control signal 133.
또 인접비트의 각각이 제5도 (B)와 같이 발열하지 않은 경우는 게이트 신호 발생부(31)의 게이트 신호 GA로 통전시간이 결정된다. 이에따라 실시예 4에 비하여 더욱 고정도의 인자 제어가 가능하게 된다.If each of the adjacent bits does not generate heat as shown in Fig. 5B, the energization time is determined by the gate signal GA of the gate signal generator 31. This enables more accurate printing control than in the fourth embodiment.
실시예 6Example 6
제8도는 이 발명의 제4발명에 의한 한 실시예를 표시한다.8 shows an embodiment according to the fourth invention of this invention.
이것은 현라인의 인접기록정보외에 전라인 즉각 Q2단자로부터의 인접기록정보도 게이트 회로(52)의 입력정보로 한 것이다.In addition to the adjacent write information of the current line, the adjacent write information from the Q2 terminal of all lines is also used as the input information of the gate circuit 52.
여기서 현라인의 기록정보는 제1AND회로(82a)에서 얻는 동시에 과거의 기록정보는 제2AND회로(82b)에서 얻고있다.Here, the recording information of the current line is obtained from the first AND circuit 82a, while the past recording information is obtained from the second AND circuit 82b.
이에 따르면 과거의 인접기록정보도 현라인의 해당비트이 기록정보에 피드백하여 발열저항체(7)에 대한 통전제어를 행한다. 이경우 각 신호(102)(134)의 타이밍은 제7도에 표시한 것과 같으며 제어신호(134)는 제어신호(133)에 준한 것이 된다. 이 결과 실시예 5에 비하여 더욱 고정도의 인자농도 제어가 가능하게 된다.According to this, in the past, the adjacent record information also feeds the heating resistor 7 with the corresponding bit of the current line fed back to the record information. In this case, the timings of the signals 102 and 134 are as shown in FIG. 7, and the control signal 134 is based on the control signal 133. As a result, it is possible to control the factor concentration with higher accuracy than in the fifth embodiment.
실시예 7Example 7
제9도는 제3도의 아날로그 스위치(92)를 통상의 3 스테이트 버퍼(state buffer)(155)로 변경한 경우를 표시하나, 이외에 같은 각종 스위치를 사용할 수 있으며 제3도와 같은 효과를 얻을 수 있다. 또 현라인의 해당비트의 Q1단자의 출력을 AND 게이트(82)에 입력하고 있으나 이를 불필요하게 할 수도 있고 또한 인접비트의 최초와 최종비트는 게이트수가 부족하므로 적의 조정한다.FIG. 9 shows the case where the analog switch 92 of FIG. 3 is changed to a normal three state buffer 155. However, the same various switches can be used and the same effect as that of FIG. In addition, the output of the Q1 terminal of the corresponding bit of the current line is input to the AND gate 82, but this may be unnecessary, and the first and last bits of the adjacent bits are adjusted appropriately because the number of gates is insufficient.
또 3 스테이트 버퍼(155)나 아날로그 스위치(92)에 대신하여 논리회로등을 사용하여도 된다.In addition, a logic circuit or the like may be used in place of the three-state buffer 155 or the analog switch 92.
실시예 8Example 8
그리고, 제3도, 제6도, 제8도, 제9도에서는 3 스테이트 상태의 회로구성으로 하여 고임피던스의 입력으로서 게이트 회로(52)에 입력하고 있으나 풀업(Pull-up) 저항을 사용하여 논리를 안정시키는 구성으로 하여도 된다.In FIGS. 3, 6, 8, and 9, the circuit structure of the three-state state is input to the gate circuit 52 as a high impedance input, but a pull-up resistor is used. The logic may be stabilized.
실시예 9Example 9
또한 상기 실시예에서는 게이트 신호 발생부(31)에 대하여 제어신호(102)(104)(134)를 독립적으로 출력시키고 있으나 게이트 신호 발생부(31)로부터 이들의 각 제어신호를 출력시키도록 하여도 이에 대하여 게이트 신호 발생부(31)로부터의 게이트 신호를 외부입력으로 하여도 된다.In the above embodiment, the control signals 102, 104 and 134 are output to the gate signal generator 31 independently, but the respective control signals are output from the gate signal generator 31. In contrast, the gate signal from the gate signal generator 31 may be used as an external input.
실시예 10Example 10
그리고 또한 상기 실시예에서는 서멀헤드의 구동회로에 관하여 설명하였으나 예를들면 LED 광원을 사용한 기록헤드로서의 LED 헤드의 발광제어에 사용할 수 있는 외에 인크제트, 밸브제트 등의 기록헤드의 구동제어에 사용할 수도 있다.In addition, in the above embodiment, the driving circuit of the thermal head has been described. For example, the driving circuit of the thermal head may be used to control the light emission of the LED head as the recording head using the LED light source. have.
실시예 11Example 11
또 상기 실시예에서는 래치회로(21)가 3단의 Q1, Q2, Q3의 단자가 있는 것을 표시하였으나 1단만의 경우도 좋고 또 3단 이상도 괜찮다.In the above embodiment, the latch circuit 21 indicates that there are three terminals of Q1, Q2, and Q3. However, only one stage may be used, and three or more stages may be used.
실시예 12Example 12
그리고 또 상기 실시예에서는 과거의 라인의 인접비트 참조를 전라인에만 행하였으나 전전라인 이상의 참조를 행하여도 되며 또 인접비트의 참조에 관하여 해당비트의 상호인접으로 하는 외에 해당비트에 대하여 복수의 연속비트를 인접비트로 하여도 된다.In the above embodiment, the adjacent bit reference of the past line is performed only on all the lines, but more than the previous line may be referred to. Also, a plurality of consecutive bits may be provided for the corresponding bit in addition to the mutual adjacent of the corresponding bit with respect to the reference of the adjacent bit. May be an adjacent bit.
이상과 같이 이 발명의 제1발명에 의하면 이전의 기록정보로서 적어도 과거 3라인의 기록정보를 래치회로에 보지시켜 그 래치회로의 과거에 소급하는 래치출력을 조합회로를 통하여 해당래치회로의 래치출력의 어느 하나에 피드백하도록 구성하였으므로 과거의 기록정보를 참조한 발열저항체의 발열량제어가 가능하게 되고 제어대상이 되는 패턴수가 큰 경우에도 게이트 신호 발생부의 발생하는 게이트 신호수를 증가시키는 일 없이 적절한 이력제어를 실행할 수 있는 서멀헤드 구동회로를 얻는 효과가 있다.As described above, according to the first aspect of the present invention, the latch output of the latch circuit of the corresponding latch circuit is stored through the combination circuit by holding the record information of at least three past lines as the previous write information in the latch circuit, and retrofitting the latch circuit in the past. It is configured to feed back to any one of the above, so that the heating value control of the heat generating resistor referring to the past record information becomes possible, and even if the number of patterns to be controlled is large, proper hysteretic control can be executed without increasing the number of generated gate signals. There is an effect of obtaining a thermal head drive circuit.
또 이 발명의 제2발명에 의하면 구동대상이 되는 도트의 현라인의 기록정보 및 이전라인의 그 도트의 각 기록정보를 보지하는 래치회로와, 기록헤드로의 통전상태를 표시하는 펄스신호를 출력하는 게이트회로에 상기 래치회로의 각 출력패턴에 따라서 상기 통전상태에 대응한 펄스신호를 출력시키는 게이트신호를 출력하는 게이트 신호 발생부를 설치하여서 상기 각 도트마다의 래치회로중 자기래치회로 및 인접하는 다른 래치회로로부터의 기록정보에 따라서 AND 게이트에 상기 기록헤드에 대한 통전시간을 제어하는 제어신호를 상기 게이트 회로에 입력시키도록 구성하였으므로 인접하는 기록헤드간의 발열등의 기록상태에 따라 인자농도의 균형이 잡힌 최적의 인자에너지를 기록헤드에 줄 수 있는 얻는 효과가 있다.According to the second aspect of the present invention, there is provided a latch circuit for holding the recording information of the current line of the dot to be driven and the respective recording information of the dot of the previous line, and a pulse signal indicating the energization state to the recording head. A gate signal generation section for outputting a gate signal for outputting a pulse signal corresponding to the energized state in accordance with each output pattern of the latch circuit, and a magnetic latch circuit of the latch circuit for each dot and another adjacent According to the recording information from the latch circuit, a control signal for controlling the energization time for the recording head is inputted to the AND gate, so that the balance of the print density is adjusted according to the recording state such as heat generation between the adjacent recording heads. There is an effect of obtaining the optimum printing energy which can be given to the recording head.
또한 이 발명의 제3발명에 의하면 각 도트마다의 래치회로중 자기래치회로를 제외한 다른 인접한 래치회로로부터의 기록정보에 따라서 OR 게이트에 상기 통전시간과는 다른 통전시간을 제어하는 제어신호를 상기 게이트 회로에 입력시키도록 구성하였으므로 더욱 고정도의 인자농도제어를 실현할 수 있는 것을 얻게되는 효과가 있다.According to a third aspect of the present invention, a control signal for controlling an energization time different from the energization time is supplied to the OR gate in accordance with the write information from another latch circuit except the magnetic latch circuit among the latch circuits for each dot. Since the circuit is configured to be input to the circuit, there is an effect that it is possible to realize more accurate factor concentration control.
그리고 또한 이 발명의 제4발명에 의하면, 각 도트마다의 래치회로중 자기래치회로 및 인접하는 다른 래치회로로부터의 기록정보에 따라서, 상기 기록헤드에 대한 통전시간을 제어하는 제어신호를 상기 게이트회로에 입력하는 제1AND게이트를 설치하여서, 상기 각 도트마다의 래치회로중 자기래치회로를 제외한 다른 인접하는 래치회로로부터의 상기 통전시간과는 다른 통전시간을 제어하는 제어신호를 상기 게이트회로에 입력시키도록 구성하였으므로 더욱 상세한 기록 입력 데이터에 기준하여서 충분하게 고정도의 인자농도 제어를 실현시킬 수 있는 것을 얻게되는 효과가 있다.Further, according to the fourth aspect of the present invention, a control signal for controlling the energization time for the recording head is outputted according to the write information from the magnetic latch circuit and another adjacent latch circuit among the latch circuits for each dot. A first AND gate to be inputted to the gate circuit so that a control signal for controlling an energization time different from the energization time from an adjacent latch circuit other than the magnetic latch circuit among the latch circuits for each dot is input to the gate circuit; Since the present invention is configured so that it is possible to realize a sufficiently high factor concentration control on the basis of more detailed recording input data.
Claims (4)
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28190691A JP3088520B2 (en) | 1991-10-03 | 1991-10-03 | Thermal head drive circuit |
| JP91-281906 | 1991-10-03 | ||
| JP3299621A JP2662123B2 (en) | 1991-10-21 | 1991-10-21 | Recording head drive |
| JP91-299621 | 1991-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930007666A KR930007666A (en) | 1993-05-20 |
| KR960012760B1 true KR960012760B1 (en) | 1996-09-24 |
Family
ID=26554386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920018033A KR960012760B1 (en) | 1991-10-03 | 1992-10-01 | Driving circuit for thermal head |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5346318A (en) |
| EP (2) | EP0750996B1 (en) |
| KR (1) | KR960012760B1 (en) |
| DE (2) | DE69230652T2 (en) |
| TW (1) | TW201835B (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444464A (en) * | 1992-01-20 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Thermal printer head driving circuit with thermal history based control |
| KR100247829B1 (en) * | 1995-02-23 | 2000-04-01 | 사토 게니치로 | Device for controlling drive of thermal print head and driving ic chip |
| DE69936606T2 (en) | 1998-02-13 | 2007-11-22 | Toshiba Tec K.K. | Ink-jet head driving device |
| US6146031A (en) * | 1998-06-04 | 2000-11-14 | Destiny Technology Coprporation | Method and apparatus for controlling a thermal printer head |
| JP4265005B2 (en) * | 1998-10-09 | 2009-05-20 | 双葉電子工業株式会社 | Light quantity control method for optical print head and optical print head |
| TW514596B (en) | 2000-02-28 | 2002-12-21 | Hewlett Packard Co | Glass-fiber thermal inkjet print head |
| JP2003311941A (en) * | 2002-04-18 | 2003-11-06 | Canon Inc | Inkjet recorder |
| KR100605556B1 (en) | 2004-10-28 | 2006-08-21 | 삼영기계(주) | Fulx and Method for Joining Dissimilar Metals |
| GB201318444D0 (en) * | 2013-10-18 | 2013-12-04 | Videojet Technologies Inc | Printing |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS562175A (en) * | 1979-06-18 | 1981-01-10 | Mitsubishi Electric Corp | Heat controlling method of heat-sensitive head |
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| JPS59123365A (en) * | 1982-12-29 | 1984-07-17 | Mitsubishi Electric Corp | Thermal head |
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| JP2984009B2 (en) * | 1989-02-03 | 1999-11-29 | 株式会社リコー | Thermal head drive |
| US5132703A (en) * | 1991-03-08 | 1992-07-21 | Yokogawa Electric Corporation | Thermal history control in a recorder using a line thermal head |
| JPH05261961A (en) * | 1991-03-25 | 1993-10-12 | Mitsubishi Electric Corp | Driving circuit for thermal head |
-
1992
- 1992-06-16 TW TW081104683A patent/TW201835B/zh active
- 1992-09-28 US US07/952,254 patent/US5346318A/en not_active Expired - Lifetime
- 1992-10-01 KR KR1019920018033A patent/KR960012760B1/en not_active IP Right Cessation
- 1992-10-02 EP EP96115397A patent/EP0750996B1/en not_active Expired - Lifetime
- 1992-10-02 DE DE69230652T patent/DE69230652T2/en not_active Expired - Fee Related
- 1992-10-02 DE DE69221418T patent/DE69221418T2/en not_active Expired - Fee Related
- 1992-10-02 EP EP92116923A patent/EP0535705B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930007666A (en) | 1993-05-20 |
| EP0750996A2 (en) | 1997-01-02 |
| DE69221418D1 (en) | 1997-09-11 |
| EP0535705B1 (en) | 1997-08-06 |
| TW201835B (en) | 1993-03-11 |
| DE69230652T2 (en) | 2000-08-31 |
| DE69221418T2 (en) | 1998-03-05 |
| US5346318A (en) | 1994-09-13 |
| EP0535705A1 (en) | 1993-04-07 |
| EP0750996B1 (en) | 2000-02-02 |
| DE69230652D1 (en) | 2000-03-09 |
| EP0750996A3 (en) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060908 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |