KR960003373B1 - 프로그래머블 논리회로 - Google Patents

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KR960003373B1
KR960003373B1 KR1019930020171A KR930020171A KR960003373B1 KR 960003373 B1 KR960003373 B1 KR 960003373B1 KR 1019930020171 A KR1019930020171 A KR 1019930020171A KR 930020171 A KR930020171 A KR 930020171A KR 960003373 B1 KR960003373 B1 KR 960003373B1
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programmable
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programmable switch
input
transistors
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겐고 아제가미
고이치 야마시타
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후지쓰 가부시키가이샤
세키자와 스토무
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Abstract

내용 없음.

Description

프로그래머블 논리회로
제1도는 종래의 논리셀의 예를 도시한 블럭도.
제2도는 본 발명의 동작원리를 설명한 시스템 블럭도.
제3도는 본 발명에 의한 프로그래머블 논리회로의 제1실시예의 주요부를 형성하는 논리셀의 구성을 도시한 시스템 블럭도.
제4도는 제1실시예의 논리셀의 내부구성 회로도.
제5도는 제2실시예의 논리셀의 내부구성 회로도.
제6도는 제3실시예의 논리셀의 내부구성 회로도.
제7도는 제4실시예의 논리셀의 내부구성 회로도.
제8도는 제5실시예의 논리셀의 내부구성 회로도.
제9도는 제6실시예의 논리셀의 내부구성 회로도.
제10도는 제7실시예의 논리셀의 내부구성 회로도.
제11도는 제8실시예의 논리셀의 내부구성 회로도.
제12a, b, c, d, e도는 논리셀에 의해 실현될 수 있는 순차논리회로도.
제13도는 스위칭회로의 프로그래머블 스위치와 입출력 경로의 신호선의 접속을 설명하는 도면.
제14도는 반전회로의 실시예를 도시한 회로도.
제15도는 셀간의 경로와 시위칭회로 사이의 저속예를 도시한 도면.
제16도는 다수의 서브블럭을 사용하는 순차논리회로를 실현할 수 있는 본 발명에 의한 프로그래머블 논리회로의 제2실시예를 도시한 회로도.
제17도는 다수의 서브블럭을 사용하는 순차논리회로를 실현할 수 있는 본 발명에 의한 프로그래머블 논리회로의 제3실시예를 도시한 회로도.
제18도는 다수의 서브블럭을 사용하는 순차논리회로를 실현할 수 있는 본 발명에 의한 프로그래머블 논리회로의 제4실시예를 도시한 회로도.
제19도는 본 발명에 의한 프로그래머블 논리회로의 제5실시예를 도시한 시스템 블럭도.
제20도는 제5실시예의 프로그래머블 논리회로의 주요부를 형성하는 논리회로의 구성을 도시한 회로도.
제21도는 셀렉터의 실시예를 도시한 회로도.
제22도는 선택적 반전회로의 실시예를 도시한 회로도.
제23도는 다수의 서브블럭을 사용하는 순차논리회로를 실현할 수 있는 본 발명에 의한 프로그래머블 논리회로의 제6실시예를 도시한 회로도.
제24도는 다수의 서브블럭을 사용하는 순차논리회로를 실현할 수 있는 본 발명에 의한 프로그래머블 논리회로의 제7실시예를 도시한 회로도.
제25도는 프로그래머블 스위치를 제어하는 제1방법의 설명도.
제26도는 프로그래머블 스위치를 제어하는 제2방법의 설명도.
제27도는 프로그래머블 스위치를 제어하는 제3방법의 설명도.
제28도는 프로그래머블 스위치를 제어하는 제4방법의 설명도.
제29도는 프로그래머블 논리회로 외부에 메모리가 구비되는 경우를 도시한 평면도.
제30도는 프로그래머블 논리회로 내부에 메모리가 구비되는 경우를 도시한 평면도.
제31도는 프로그래머블 논리회로 내부에 메모리가 구비되는 다른 경우를 도시한 평면도.
제32도는 프로그래머블 스위치의 온/오프상태의 결정을 설명하는도면.
제33도는 프로그래머블 스위치의 온/오프상태를 결정하는 과정을 설명하는 흐름도.
제34도는 본 발명에 의한 프로그래머블 논리회로의 제8실시예를 도시한 평면도.
제35a, b도는 논리셀과 셀간 경로 사이의 접속설명도.
제36도는 프로그래머블 스위치를 포함하는 셀간 경로와 논리셀의 접속을 도시한 회로도.
제37도는 입/출력 패드의 실시예를 도시한 회로도.
제38도는 입/출력 경로의 제1실시예를 도시한 도면.
제39도는 입/출력 경로의 제2실시예를 도시한 도면.
제40도는 입/출력 경로의 제3실시예를 도시한 도면.
제41도는 입/출력 경로를 통해 입/출력 패드와 논리셀을 접속하는 접속부의 제1실시예의 주요부를 도시한 도면.
제42도는 입/출력 경로를 통해 입/출력 패드와 논리셀을 접속하는 접속부의 제2실시예의 주요부를 도시한 도면.
제43도는 입/출력 경로를 통해 입/출력 패드와 논리셀을 접속하는 접속부의 제31실시예의 주요부를 도시한 도면.
제44도는 셀간 경로의 제1실시예를 설명하는 도면.
제45도는 셀간 경로의 제2실시예를 설명하는 도면.
제46도는 논리셀의 서브블럭의 각 입력부와 셀간 경로의 각 상호배선의 접속을 도시한 사시도.
제47도는 버스배선시스템에 따라 셀간 경로의 상호배선과 논리셀의 서브블럭 사이의 접속을 설명하는도면.
제48도의 a, b는 종래의 EPGA의 기본셀에 포함된 논리회로의 구성을 도시한 회로도.
제49도는 본 발명에 의한 프로그래머블 논리회로의 제9실시예의 동작원리를 설명하는 도면.
제50도는 본 발명에 의한 프로그래머블 논리회로의 제10실시예의 동작원리 설명도.
제51도는 본 발명에 의한 프로그래머블 논리회로의 제11실시예의 동작원리 설명도.
제52도는 본 발명에 의한 프로그래머블 논리회로의 제12실시예의 동작원리 설명도.
제53도는 본 발명에 의한 프로그래머블 논리회로의 제13실시예의 동작원리 설명도.
제54도는 본 발명에 의한 프로그래머블 논리회로의 제14실시예의 동작원리 설명도.
제55도는 본 발명에 의한 프로그래머블 논리회로의 제15실시예의 동작원리 설명도.
제56도는 본 발명에 의한 프로그래머블 논리회로의 제16실시예의 동작원리 설명도.
제57도는 본 발명에 의한 프로그래머블 논리회로의 제17실시예의 동작원리 설명도.
제58도는 본 발명에 의한 프로그래머블 논리회로의 제18실시예의 동작원리 설명도.
제59도는 본 발명에 의한 프로그래머블 논리회로의 제19실시예의 동작원리 설명도.
제60도는 본 발명에 의한 프로그래머블 논리회로의 제20실시예의 동작원리 설명도.
제61도는 각 실시예의 FPGA칩을 도시한 평면도.
제62a, b도는 각 실시예의 기본셀의 설명도
제63a, b도는 본 발명에 의한 프로그래머블 논리회로의 제9실시예의 기본셀의 구성도.
제64a, b도는 본 발명에 의한 프로그래머블 논리회로의 제10도실시예의 기본셀의 구성도.
제65a, b도는 본 발명에 의한 프로그래머블 논리회로의 제11실시예의 기본셀의 구성도.
제66a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 반전회로의 구성도.
제67a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 전력형 반전회로의 구성도.
제68a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 전송게이트회로의 구성도.
제69a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 2-입력 NAND회로의 구성도.
제70a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 2-입력 NOR회로의 구성도.
제71a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NAND회로의 구성도.
제72a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NOR로의 구성도.
제73a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NAND회로의 구성도.
제74a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NOR로의 구성도.
제75a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 AND-OR 반전회로의 구성도.
제76a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제77a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제78a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제79a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 6-입력 AND-OR 반전회로의 구성도.
제80a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 6-입력 AND-OR 반전회로의 구성도.
제81a, b도는 제11실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제82a, b도는 본 발명에 의한 프로그래머블 논리회로의 제12실시예의 기본셀의 구성도.
제83a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 반전회로의 구성도.
제84a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 전력형 반전회로의 구성도.
제85a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 전송게이트회로의 구성도.
제86a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 2-입력 NAND회로의 구성도.
제87a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는2-입력 NOR회로의 구성도.
제88a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NAND회로의 구성도.
제89a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NOR회로의 구성도.
제90a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NAND회로의 구성도.
제91a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NOR회로의 구성도.
제92a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 AND-OR 반전회로의 구성도.
제93a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제94a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제95a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제96도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 6-입력 AND-OR 반전회로의 구성도.
제97a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 6-입력 AND-OR회로의 구성도.
제98a, b도는 제12실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제99a, b, c도는 제12실시예의 기본셀에 의해 프로그램될 수 있는 논리회로의 구성도.
제100a, b, c도는 제12실시예의 기본셀에 의해 프로그래밍 될 수있는 논리회로의 구성도.
제101a, b도는 제12실시예의 기본셀들을 조합하는 D 플립플롭의 구성도.
제102a, b도는 본 발명에 의한 프로그래머블 논리회로의 제13, 제14실시예의 기본셀의 구성도.
제103a, b도는 본 발명에 의한 프로그래머블 논리회로의 제15, 제16실시예의 기본셀의 구성도.
제104도는 본 발명에 의한 프로그래머블 논리회로의 제17실시예의 기본셀의 구성도.
제105도는 본 발명에 의한 프로그래머블 논리회로의 제18실시예의 기본셀의 구성도.
제106도는 본 발명에 의한 프로그래머블 논리회로의 제19실시예의 기본셀의 구성도.
제107a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NAND회로의 구성도.
제108a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NOR회로의 구성도.
제109a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NAND회로의 구성도.
제110a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NOR회로의 구성도.
제111a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 AND-OR 반전회로의 구성도.
제112a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제113a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제114a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제115a, b도는 제19실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제116도는 본 발명에 의한 프로그래머블 논리회로의 제20실시예의 기본셀의 구성도.
제117a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NAND회로의 구성도.
제118a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 NOR회로의 구성도.
제119a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NAND회로의 구성도.
제120a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 NOR회로의 구성도.
제121a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 3-입력 AND-OR 반전회로의 구성도.
제122a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제123a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제124a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
제125a, b도는 제20실시예의 기본셀을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반전회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1,31 : 논리셀 2 : 부분회로
3,C7 : 스위칭회로 B : 입출력 경로
C1,C2,C11,C12,C21,C22 : 기본 논리회로 C3∼C6 : 반전회로
11,12 : 서브블럭 81 : 메모리
82 : 디코더 85 : 프로그래머블 논리회로
86 : 메모리칩 201 : 셀영역
T1∼T8 : 제1∼제8트랜지스터
SD1∼SD12 : 소스 또는 드레인 인출전극
Lout1, Lout2 : 제1, 제2출력배선
LP1, LP2 : 제1, 제2고전위측 보호배선
LN1, LN2 : 제1, 제2저전위측 보호배선 Lin : 입력배선
VDD, VSS : 제1, 제2전원선
본 발명은 프로그래머블 논리회로에 관한 것으로 특히 필드 프로그래머블 게이트 어레이(FPGA)로 통칭되는 프로그래머블 논리회로에 관한 것이다.
종래부터 다수의 프로그래머블 논리셀을 다수의 신호배선에 의해 상호접속함으로써 원하는 논리회로를 실현시키는 기능을 갖는 반도체 집적회로가 알려져 있다. 논리회로내의 신호전파경로를 결정하는 방법 및 논리셀에 의해 실현되는 기능을 결정하는 방법은 일반적으로 다음의 두 방법으로 분류될 수 있다.
제1방법에 따르면 신호전파경로내의 각 스위치의 온/오프상태와 실현될 기능들은 스태틱 랜덤 액세스 메모리(SRAM)를 구성하는 메모리셀에 기억되어 있는 데이타에 기초하여 제어된다. 이 경우에 실현되는 논리회로의 구성은 SRAM의 메모리셀에 기억되어 있는 데이타에 의해 결정되므로 반도체 집적회로는 복수회 프로그래밍될 수 있다.
한편 제2방법에 따르면 신호전파경로내의 퓨즈의 도전상태는 신호전파경로와 논리셀에 의해 실현되는 기능을 결정하도록 제어된다. 이 경우에 실현되는 논리회로의 구성은 퓨즈의 도전상태에 의해 결정되므로 반도체 집적회로는 복수회 프로그래밍될 수 없다.
논리셀의 기본구조는 대략 메모리 룩엎 테이블형, AND-OR 플레인형 및 논리선택형의 3종류로 분류될 수 있다.
메모리 룩엎 테이블형(memory look-up table type) 논리셀에 의하면 메모리의 어드레스 입력과 같은 회로의 입력과 회로의 출력과 같은 이전 메모리 어드레스에 의해 특정된 메모리셀의 내용을 사용함으로써 임의의 기능을 실현할 수 있다. 이것은 부울진리표를 메모리에 기록함으로써 수행된다. AND-OR 플레인형(plane type) 논리셀에 의하면 AND 플레인 및/또는 OR 플레인을 프로그래밍함으로써 임의의 기능을 실현할 수 있다. 또 논리선택형 논리셀에 의하면 인가된 입력중에서 출력을 선택할 수 있는 멀티플렉서와 같은 선택회로를 사용하는 신호전파경로를 제어함으로써 임의의 기능을 실현할 수 있다.
그러나 메모리 룩엎 테이블형 논리셀에서 출력치를 저장하기 위한 메모리셀의 수는 입력신호선 수의 증가에 대해 지수적으로 증가한다. 그렇기 때문에 요구되는 메모리 용량은 논리회로에 대한 입력신호의 수가 증가함에 따라 커지게 된다. 그러므로 메모리 룩엎 테이블형 논리셀을 포함하는 이러한 프로그래머블 논리회로를 구성하기 어려운 문제점이 있다.
또 AND-OR 플레인형 논리셀의 경우에는 대규모의 회로를 형성할때 각 플레인의 용장성과 복잡성이 크게 되어 장애가 되는 문제점이 있다.
더욱이 논리선택형 논리셀의 경우에는 논리회로에 대한 입력신호의 수가 증가할 때 논리셀내의 선택회로의 규모가 커지게 되는 문제점이 있다. 일반적으로 선택회로의 회로규모는 입력신호 수의 증가에 대해 지수적으로 증가하는 것으로 알려져 있다.
상술한 각 논리셀의 기본구조의 예에서는 논리회로의 변경으로 인해 논리회로의 신호 또는 논리의 어느부분이 정논리로부터 부논리로 변경되면 논리회로를 실현하는 논리셀의 필요한 수가 상당히 변경된다.
그렇기 때문에 논리회로의 설계사양에 변경등이 있게 되면 논리셀의 세트위에 논리회로를 실현시키는 맵핑(mapping)을 할 수 없게 될 가능성이 있게 된다. 즉, 논리셀의 회로규모를 줄이기 위해서는 임의의 논리셀의 세트에 의해 AND-OR형 논리회로가 용이하게 형성되나 임의 세트의 논리셀에 의해 OR-AND 형 논리회로가 형성되기 어렵게 되거나 또는 그 역의 경우가 생기게 되는 문제가 있다.
반면 대부분의 종래의 논리셀은 제1도에 도시된 구성을 갖는다. 즉, 논리셀(100)은 조합논리회로를 형성하는 특정 부분회로(101)와 제1도에 도시된 바와같은 순차논리회로를 형성하는 특정 부분회로(102)로 구성된다. 그렇기 때문에 다수의 조합논리회로를 갖는 논리회로가 맵핑되도록 시도되면 이 논리회로내의 사용되지 않은 부분회로(101)가 커진다. 그러므로 논리셀(100)내의 부분회로(101,102)의 효율적인 이용이 맵핑되는 논리회로의 구성, 특히 논리회로내의 조합논리회로부와 순차논리회로부 등에 따라 극히 저하된다.
조합논리회로 또는 순차논리회로가 배타적으로 사용될 것이라는 것이 전부터 알려져 있지 않았더라면 논리회로를 구성할때 조합논리회로와 순차논리회로가 실현될 수 있도록 논리셀이 구성되어야만 한다. 통상적으로 논리회로는 다수의 조합논리회로와 다수의 순차논리회로의 결합이다. 따라서 논리셀(100)내에는 제1도에 도시된 바와같이 부분회로(101),(102)가 모두 구비되는 것이 필수적이다.
결국 종래의 논리셀에 따르면 논리셀내의 각 부분회로의 이용효율, 즉 논리회로내의 논리셀의 이용효율은 맵핑될 논리회로의 구성에도 불구하고 개선될 수 없게 된다.
본 발명의 제1목적은 상술한 문제점을 제거하고 신규하고 유용한 프로그래머블 논리회로를 제공하기 위한 것이다.
본 발명의 제2목적은 다수의 논리셀과 하나의 스위칭회로를 포함하며, 다수의 논리셀은 자체로 소정의 조합논리기능만을 가지며 각각 2 이상의 입력과 1이상의 출력을 갖는 적어도 2이상의 서브블록을 포함하는 특정 논리셀들을 포함하며, 상기 스위칭회로는 각 서브블럭의 입력과 출력사이의 경로를 독립적으로 접속할 수 있고, 임의의 조합논리기능과 임의의 순차논리기능은 위칭회로의 온/오프상태를 프로그래밍함으로써 실현될 수 있는 프로그래머블 논리회로를 제공하기 위한 것이다.
본 발명의 프로그래머블 논리회로에 따르면 실현되는 논리회로의 구성에도 불구하고 프로그래머블 논리회로를 형성하는 논리셀의 이용효율을 개선할 수 있게 된다.
본 발명의 제3목적은 제1-제4트랜지스터와, 이 제1-제4트랜지스터와 배선을 결합하는 다수의 프로그래머블 스위치를 포함하며, 상기 제1-제4트랜지스터의 각 게이트는 입력배선에 결합되고 상기 제1-제4트랜지스터의 소스 또는 드레인 인출전극은 제1, 제2고전위측 프로그래머블 스위치중 대응하는 것을 통해 제1, 제2전원선, 제1, 제2출력배선, 제1, 제2고전위측 보호배선 및 제1, 제2저전위측 보호배선중 임의의 것에 결합되는 프로그래머블 논리회로를 제공하기 위한 것이다. 본 발명의 프로그래머블 논리회로에 따르면 4개의 트랜지스터와 18개의 프로그래머블 스위치로부터 최소단위의 기본셀을 형성할 수 있게 된다. 기본셀의 프로그래머블 스위치를 적절하게 프로그래밍함으로써 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로 등을 형성할 수 있게 된다. 또 2 이상의 기본셀을 접속함으로써 다른 논리회로를 형성할 수 있다.
본 발명의 제4목적은 제1-제4트랜지스터와 상기 트랜지스터들과 배선을 결합하는 다수의 프로그래머블 스위치를 포함하며, 제1-제4트랜지스터의 각 게이트가 입력배선에 결합되고 제1-4트랜지스터의 소스 또는 드레인 인출전극이 제1, 제2고전위측 프로그래머블 스위치, 제1, 제2저전위측 프로그래머블 스위치 및 제1-제16프로그래머블 스위치중 대응하는 것을 통해 제1, 제2전원선, 제1, 제2출력배선, 제1, 제2고전위측 보호배선 및 제1, 제2저전위측 보호배선중 임의의 것에 결합되는 프로그래머블 논리회로를 제공하기 위한 것이다. 본 발명의 프로그래머블 논리회로에 따르면 4개의 트랜지스터와 적어도 20개의 프로그래머블 스위치로부터 최소단위의 기본셀을 형성할 수 있게 된다.
기본셀의 프로그래머블 스위치들을 적절하게 프로그래밍함으로써 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로 등을 형성할 수 있다. 또 2 이상의 기본셀을 접속함으로써 다른 논리회로를 형성할 수 있다.
본 발명의 제5목적은 제1-제8트랜지스터와 상기 트랜지스터들과 배선을 결합하는 다수의 프로그래머블 스위치를 포함하며, 상기 제1-제8트랜지스터의 소스 또는 드레인 인출전극이 제1-제4고전위측 프로그래머블 스위치, 제1-제4저전위측 프로그래머블 스위치 및 제1-제22프로그래머블 스위치중 대응하는 것을 통해 제1, 제2전원선, 제1, 제2출력배선중 임의의 것에 결합되는 프로그래머블 논리회로를 제공하기 위한 것이다. 본 발명의 프로그래머블 논리회로에 따르면 30개의 프로그래머블 스위치를 적절히 프로그래밍함으로써 8개의 스위치로부터 3-입력 NAND회로, 3-입력 NOR회로, 3-입력 AND-OR 반전회로 및 4-입력 AND-OR 반전회로와 같은 기본 논리회로를 효과적으로 구성할 수 있다.
본 발명의 기타의 목적 및 특징은 첨부도면을 참고로 한 다음의 상세한 설명을 통해 보다 명백해질 것이다.
먼저, 제2도를 참고로 본 발명의 동작원리를 설명하면, 제2도에서 논리셀(1)은 조합논리회로를 형성하는 부분회로(2)와 스위칭회로(3)를 포함한다. 논리셀(1)은 순차논리회로를 형성하기 위한 부분회로를 별도로 구비하지는 않는다. 스위칭회로(3)는 부분회로(2)의 출력을 부분회로(2)의 입력으로 선택적으로 피이드백시킨다. 부분회로(2)의 입력 및 출력부중 하나 또는 둘다에 반전기능이 제공될 수 있다.
본 발명에 따른 프로그래머블 논리회로를 다수의 논리셀(1)을 포함한다.
조합논리회로는 논리셀(1)의 스위칭회로(3)가 부분회로(2)의 출력을 부분회로(2)의 입력으로 피이드백되지 않을 경우 논리셀(1)에 의해 실현된다. 한편, 순차논리회로는 논리셀(1)의 스위칭회로(3)가 부분회로(2)의 출력을 부분회로(2)의 입력으로 피이드백시킨 경우 논리셀(1)에 의해 실현된다. 그러므로, 임의 논리가 하나의 논리셀(1) 또는 다수의 논리셀(1)의 접속에 의해 실현될 수 있다.
본 발명에 따라, 각 논리셀(1)내의 부분회로(2)의 효율, 즉 논리셀(1)의 이용효율은 배치될 논리회로의 구성과 무관하게 개선될 수 있다. 부가적으로 부분회로(2)의 입력 및 출력부의 하나 또는 둘다에 반전기능이 제공되면 프로그래머블 논리회로를 형성하는 소자사이에 홀로 존재하는 모든 반전회로를 제거함으로서 논리셀(1)의 이용효율을 그 이상 개선할 수 있다. 결과적으로, 프로그래머블 논리회로의 집적밀도를 개선할 수 있다.
이제, 제3도를 참고로 본 발명에 따른 프로그래머블 논리회로의 제1의 실시예를 설명하기로 한다. 제3도는 본 실시예의 필수적인 부분을 형성하는 논리셀(1)의 구성을 나타낸다.
제3도에서, 논리셀(1)은 입/출력부(B), 기본 논리회로(C1,C2), 반전회로(C3∼C6) 및 스위칭회로(C7)를 포함한다. 입/출력부(B)는 제2도에 도시된 논리셀(1)의 입력 및 출력에 해당한다. 기본 논리회로(C1,C2)는 각각 논리셀(1)의 기초부를 형성하는 논리회로이다. 반전회로(C3∼C6)는 각각 입력되는 신호의 일부 또는 모두의 논리를 선택적으로 반전하는 기능을 가지고 있다. 반전회로(C5,C3)는 각각 기본 논리회로(C1)의 입력측과 출력측에 접속된다. 아울러, 반전회로(C6,C4)는 각각 기본 논리회로(C2)의 입력측과 출력측에 접속된다. 기본 논리회로(C1,C2)와 반전회로 (C3∼C6)는 제2도에 도시된 부분회로(2)에 해당한다. 스위칭회로(C7)는 다수의 스위치를 포함하고, 논리셀(1)의 외부접속 및 논리셀(1)의 내부접속을 선택적으로 변경하는 기능을 갖는다. 논리셀(1)의 내부접속을 선택적으로 변경함으로써 스위칭회로(C7)는 각각 반전회로(C3,C4)를 통해 얻어진 기본 논리회로(C1,C2)의 출력의 일부 및 모든 출력을 반전회로(C5,C6)를 통해 기본 논리회로(C1,C2)의 입력으로 피이드백시킬 수 있다. 스위칭회로(C7)는 제2도에 도시된 스위칭회로(3)에 해당한다.
논리셀(1)은, 입/출력부(B)의 출력신호선과 입/출력부(B)의 입력신호선 사이의 선택적접속이 스위칭회로(C7)에 만들어지지 않은때 표준 조합논리회로로서의 기능을 한다. 반면, 입/출력부(B)의 출력신호선과 입/출력부(B)의 입력신호선이 스위칭회로(C7)의 스위치를 프로그램함으로서 선택적으로 접속된다면, 제3도에서 신호전파경로 C7→C5→C1→C3→C7과 신호전파경로 C7→C6→C2→C4→C7이 형성되고, 이에따라 논리셀(1)은 순차논리회로로서의 기능을 하게 된다. 다시말해, 논리셀(1)은 스위칭회로(C7)가 어떻게 프로그램되느냐에 따라 조합논리회로나 순차논리회로중 어느 하나로 가능할 수 있다.
실제 프로그래머블 논리회로는 다수의 논리셀(1)을 갖추고 있다. 아울러, 하나의 논리셀내의 기본 논리회로의 수는 2개로 제한되지 않는다. 더구나, 반전회로의 일부 또는 전부가 생략될 수 있다.
제4도는 제3도에 도시된 논리셀(1)의 내부 구성의 제1실시예를 나타낸다. 제4도에서, 서브블록(11)은 기본 논리회로(C1)와 반전회로(C3,C5)로 만들어지고 제2도에 도시된 부분회로(2)에 해당한다. 또한, 서브블록(12)는 기본 논리회로(C2)와 반전회로(C4,C6)로 만들어지고 제2도에 도시된 부분회로(2)에 해당한다.
기본 논리회로(C1)는 도시된 바와같이 접속된 AND회로(11a,11b)와 OR회로(11C)를 포함한다. 기본 논리회로(C2)는 도시된 바와같이 접속된 AND회로(12a,12b)와 OR회로(12C)를 포함한다. 이 실시예에서, 반전회로(C5,C6)는 각각 5개의 프로그래머블 인버터를 포함한다. 한편, 반전회로(C3,C4)는 각각 하나의 프로그래머블 인버터를 포함한다.
이, 실시예에서, 입/출력 통로(B)는 2개의 출력신호선(B1,B2)과 7개의 입력신호선(B3∼B9), 즉 전체 9개의 신호선(B1∼B9)를 포함한다. 서브블록(11,12)의 출력은 각각 출력신호선(B1,B2)에 접속된다. 스위칭회로(C7)는 제4도에서 원형 마크로 표시된 다수의 프로그래머블 스위치(SW)를 포함한다. 하나 또는 다수의 프로그래머블 스위치(SW)가 신호선(B1∼B9)의 각각에 대해 제공된다.
예컨대, 입력신호선(B3)에 제공된 3개의 프로그래머블 스위치(SW)가 턴온될 경우 입력신호선(B3)으로부터의 신호는 반전회로(C5)의 하나의 인버터와 반전회로(C6)의 2개의 인버터에 공급된다. 만일 입력신호선(B3)으로부터의 신호가 공급되는 반전회로(C5,C6)의 각각의 인버터가 신호논리를 반전하도록 프로그램된다면, 입력신호선(B3)으로부터 공급된 신호의 논리는 상응하는 기본 논리회로(C1,C2)에 공급되기전에 반전된다.
한편, 출력신호선(B2)에 공급되는 3개의 프로그래머블 스위치(SW)가 턴온될 경우에는 예컨대 출력신호선(B2)으로부터의 신호가 반전회로(C5)의 2개의 인버터와 반전회로(C6)의 하나의 인버터로 피이드백된다. 만일 출력신호선(B2)으로부터의 신호가 공급되는 반전회로(C5,C6)의 각 인버터가 신호논리를 반전하도록 프로그램된다면, 출력신호선(B2)으로부터 공급되는 신호의 논리는 기본 논리회로(C1,C2)에 피이드백 되기전에 반전된다.
따라서, 출력신호(B1,B2)에 제공되는 프로그래머블 스위치(SW)중 적어도 하나가 턴온되는 경우에는 논리셀(1)을 순차논리회로로서 기능하게 할 수 있다. 그리고, 출력신호선(B1,B2)에 제공되는 모든 프로그래머블 스위치가 턴오프되는 경우에는 논리셀(1)을 조합논리회로로 작용하게 할 수 있다.
제5도는 제3도에 도시된 논리셀(1)의 내부구성의 제2실시예를 나타낸다. 제5도에서, 제4도에서와 동일한 부분에는 동일한 참조부호를 부여했고, 그들의 설명 또한 생략했다.
제4도에서, 기본 논리회로(C1,C2)는 각각 AND-OR회로로 만들어진다. 그러나, 제5도에서 기본 논리회로(C1,C2)는 각각 AND-NOR회로로 만들어진다. 다시말해, 제5도시된 기본 논리회로(C1)는 도시된 바와같이 접속된 AND회로(11a,11b)와 NOR회로(11d)를 포함하고, 기본 논리회로(C1,C2)는 도시된 바와같이 접속된 AND회로(12a,12b)와 NOR회로(12d)를 포함한다.
제6도는 제3도에 도시된 논리셀(1)의 내부구성의 제3실시예를 나타낸다. 제6도에서 제4도와 동일한 부분에는 동일한 참조부호를 부여했고, 그들의 설명또한 생략했다.
제4도에서 기본 논리회로(C1,C2)는 각각 AND-OR회로로 만들어진다. 그러나, 제6도에서 기본 논리회로(C1,C2)는 각각 NAND-AND회로로 만들어진다. 다시말해, 제6도에 도시된 기본 논리회로(C1)는 도시된 바와같이 접속된 OR회로(11e,11f)와 AND회로(111)를 포함하고, 기본 논리회로(C2)는 도시된 바와같이 접속된 OR회로(12e,12f)와 AND회로(121)를 포함한다.
제7도는 제3도에 도시된 논리셀(1)의 내부구성의 제4실시예를 나타낸다. 제7도에서 제4도와 제5도에서와 동일한 부분에는 동일한 참조부호를 부여하고, 그들의 설명 또한 생략했다.
제4도에서 기본 논리회로(C1,C2)는 각각 AND-OR회로로 만들어진다. 그러나, 제7도에서 기본 논리회로(C1,C2)는 각각 OR-NAND회로로 만들어진다. 다시말해, 제7도에 도시된 기본 논리회로(C1)는 도시된 바와같이 접속된 OR회로(11e,11f)와 NAND회로(11g)를 포함하고, 기본 논리회로(C2)는 도시된 바와같이 접속된 OR회로(12e,12f)와 NAND회로(12g)를 포함한다.
제8도는 제3도에 도시된 논리셀(1)의 내부구성의 제5실시예를 나타낸다. 제8도에서 제4도에서와 동일한 부분에는 동일한 참조부호를 부여했고, 그들의 설명 또한 생략했다.
제4도에서 기본 논리회로(C1,C2)는 각각 AND-OR회로로 만들어진다. 그러나, 제8도에서 기본 논리회로(C1,C2)는 각각 NAND-AND회로로 만들어진다. 다시말해, 제8도에 도시된 기본 논리회로(C1)는 도시된 바와같이 접속된 NAND회로(11h,11i)와 AND회로(111)를 포함하고, 기본 논리회로(C2)는 도시된 바와같이 접속된 NAND회로(12h,12i)와 AND회로(121)를 포함한다.
제9도는 제3도에 도시된 논리셀(1)의 내부구성의 제6실시예를 나타낸다. 제9도에서 제7도 및 제8도에서와 동일한 부분에는 동일한 참조부호를 부여했고, 그들의 설명 또한 생략했다.
제8도에서 기본 논리회로(C1,C2)는 각각 NAND-AND회로로 만들어진다. 그러나, 제9도에서 기본 논리회로(C1,C2)는 각각 NAND-NAND회로로 만들어진다. 다시말해, 제9도에 도시된 기본 논리회로(C1)는 도시된 바와같이 접속된 NAND회로(11h,11i)와 NAND회로(11g)를 포함하고, 기본 논리회로(C2)는 도시된 바와같이 접속된 NAND회로(12h,12i)와 NAND(12g)를 포함한다.
제10도는 제3도에 도시된 논리셀(1)의 내부구성의 제7실시예를 나타낸다. 제10도에서 제4도에서와 동일한 부분에는 동일한 참조부를 부여했고, 그들의 설명 또한 생략했다.
제4도에서, 기본 논리회로(C1,C2)는 각각 AND-OR회로로 만들어진다. 그러나, 제10도에서 기본 논리셀(C1,C2)은 각각 NOR-OR회로로 만들어진다. 다시말해, 제10도에 도시된 기본 논리셀(C1)은 도시된 바와같이 접속된 NOR회로(11j,11k)와 OR회로(11C)를 포함하고, 기본 논리회로(C2)는 도시된 바와같이 접속된 NOR회로(12j,12k)와 OR회로 (12C)를 포함한다.
제11도는 제3도에 도시된 논리셀(1)의 내부구성의 제8실시예를 나타낸다. 제11도에서 제5도 및 제10도에서와 동일부에는 동일한 참조부호를 부여했고, 그들의 설명 또한 생략했다.
제10도에서 기본 논리회로(C1,C2)는 각각 NOR-OR회로로 구성된다. 그러나 제11도에서 기본 논리회로(C1,C2)는 각각 NOR-NOR회로로 구성된다. 다시말하면 제11도에 도시된 기본 논리회로(C1)는 도시된 바와같이 접속된 NOR회로(11j,11k)와 NOR회로(11d)를 포함하고 기본 논리회로(C2)는 도시된 바와같이 접속된 NOR회로(12j,12k)와 NOR회로(12d)를 포함한다.
전술한 바와같이, 본 발명의 프로그래머블 논리회로에 따르면, 논리셀(1)내에 있는 스위칭회로(C7)의 프로그래머블 스위치(SW)의 온/오프상태 및 논리셀(1)내에 있는 반전회로(C3)의 반전/비반전상태를 임의 제어함으로써 논리셀(1)에 의해 제12도에 도시된 플립플립회로들과 같은 순차논리회로들을 실행시킬 수 있다.
제12도에 있어서 (a)는 세트-비세트(S-R) 플립플롭을, (b)는 J-K 플립플롭을, (C)는 프리세트 및 리세트단자를 가진 S-R 플립플롭을, (d)와 (e)는 프리세트와 리세트단자를 가진 지연(D) 플립플롭을 각각 나타낸다.
상기 설명으로부터 알 수 있는 바와같이 기본 논리회로(C1,C2)는 각가 AND, NAND, OR 및 NOR회로로부터 선택된 2개 이상의 회로를 조합하여 형성된다. 또한, 기본 논리회로의 입력신호의 논리가 반전된 경우 또는 반전되지 않은 경우에, 각각의 기본 논리회로를 간단한 형태로 형성하기 위해서 선택될 수 있는 회로들은 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로이다. 이것은 다음의 보제(補題) 1과 2로 증명될 수 있다.
[보제 1]
기본 논리회로의 입력신호의 논리가 반전된 경우 또는 반전되지 않은 경우에, 기본 논리회로를 간단한 형태로 형성하기 위해 선택될 수 있는 회로들은 AND-OR회로, OR-AND회로, AND-NOR회로, OR-NAND회로이다.
[증명 1]
“기본 논리회로의 입력신호의 논리가 반전된 경우 또는 반전되지 않은 경우에, 기본 논리회로를 간단한 형태로 형성하기 위해 선택될 수 있는 회로들은 AND-OR회로, OR-AND회로, AND-NOR회로, OR-NAND회로가 아니다”라고 가정하면, 기본 논리회로를 형성하는 회로의 간단한 형태는 모두 다수입력과 단일출력을 가진 1단 조합논리회로, 예를 들면 NAND회로, AND회로, OR회로 및 NOR회로일 것이다. 따라서, 단일 논리셀에 의하여 배타적 OR 또는 배타적 NOR를 표시할 수 없게 된다. 이 때문에, “기본 논리회로의 입력신호의 논리가 반전된 경우 또는 반전되지 않은 경우에 , 기본 논리회로를 간단한 형태로 형성하기 위해 선택될 수 있는 회로들은 AND-OR회로, OR-AND회로, AND-NOR회로, OR-NAND회로이다”가 필요하다.
[보제 2]
기본 논리회로의 입력신호의 논리가 반전된 경우 또는 반전되지 않은 경우에, 기본 논리회로를 간단한 형태로 형성하기 위해 선택될 수 있는 회로들이 AND-OR회로, OR-AND회로, AND-NOR회로, OR-NAND회로이면, 제12도에 도시된 모든 순차논리회로들은 형성할 수 있다.
[증명 2]
간단한 형태의 회로들이 NAND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로이면, 기본 논리회로의 모든 입력신호의 논리를 반전시키는 논리회로로는 모두 (1) NOR-OR회로, (2) NOR-NOR회로, (3) NAND-AND회로 및 (4) NAND-AND회로중 하나로 된다. (1)과 (3)의 경우에 기본 논리회로의 출력신호의 논리는 또한 반전된다. 따라서 “기본 논리회로의 입력신호의 논리가 반전된 경우 또는 반전되지 않은 경우에, 기본 논리회로를 간단한 형태로 형성하기 위해 선택될 수 있는 회로들이 AND-OR회로, OR-AND회로, AND-NOR회로, OR-NAND회로이면 제12도에 도시된 모든 순차논리회로를 구성할 수 있다”는 것이 명백하다. 또한, 제12도에서 NAND회로는 NOR회로로 교체할 수 있다.
다음에, 제13도를 참조하여 스위칭회로(C7)의 프로그래머블 스위치(SW)는 입/출력 경로(B)의 신호선(B1-B9)의 접속에 대하여 설명한다.
제13도의 우측에 확대하여 도시된 바와같이, 프로그래머블 스위치(SW)는 입/출력 경로(B) 하나의 신호선에 접속되고, 또한 서브블럭(C1, 또는 C2)에 접속되어 있는 하나의 신호선에 접속된다. 프로그래머블 스위치(SW)는 프로그래머블 스위치(SW)의 제어단자에 공급되는 제어신호(CNT)에 의해 온/오프 전환된다. 제13도에 도시된 특수한 경우에 있어서, 프로그래머블 스위치(SW)는 서브블럭(C2)에 연결되어 있는 신호선(L)과 입력신호선(B5)에 접속된다.
제14도는 반전회로(C3)의 예를 도시한 것이다. 반전회로(C3)는 제14도에 도시된 바와같이 접속된 인버터(23)와 스위치(24,25)를 포함한다. 입력단자(21)로부터의 신호는 한편으로는 인버트(23)를 거쳐 스위치(24)에 공급되고, 또 한편으로는 스위치(25)에 직접 공급된다. 반전회로(C3)가 입력신호를 있는 그대로(즉, 변환없이)출력할 것인지 또는 입력신호를 출력하기 전에 반전시킬 것인가를 결정하는 제어신호는 제어단자(22)에 공급된다. 제어단자(22)로부터의 제어신호는 스위치(24)의 제어단자에 변환없이 공급되고 스위치(25)의 제어단자에 공급되기 전에 반전된다. 스위치(24,25)의 출력들은 모두 출력단자(26)에 접속된다. 따라서, 예를들어 로우레벨 제어신호가 제어단자(22)에 공급되는 경우, 입력단자(21)에 인가되는 입력신호는 출력단자(26)로부터 반전되어 출력된다. 반면에, 하이레벨 제어신호가 제어단자(22)에 공급되는 경우에는 입력단자(21)에 인가되는 입력신호가 출력단자(26)로부터 그대로 출력된다.
반전회로(C4)는 제14도에 도시된 것과 동일한 구성을 가질 수 있다. 또한 반전회로(C5,C6)는 각각 5개의 입력신호를 갖기 때문에 이 반전회로들(C5,C6)은 각각 제14도에 도시된 구성을 갖는 5개의 회로들을 제공함으로써 구성될 수 있다.
다음에, 제15도를 참조하여 논리셀(1)의 접속을 설명한다. 제15도는 논리셀(1)을 연결하는 신호선들의 그룹인 내부셀 경로(30) 와 스위칭회로(C7)의 접속예를 도시한다. 제15도에 있어서 제14도에 대응하는 부품들은 동일한 부호를 사용하고 그 설명은 생략한다.
제15도에서 스위칭회로(C7)의 각 프로그래머블 스위치(SW)는 입/출력 경로(B)의 신호선들(B1-B8)중 임의의 하나 및 내부셀 경로(30)의 신호선들 (BB1-BB10)중 임의의 하나에 접속된다. 이 예에서 신호선들(BB9-BB10)은 클록신호를 전송하기 위해 사용된다. 스위치군(31)은 입/출력 경로(B)의 출력신호선(B1,B2)에 대하여 제공된다. 스위치군(31)의 프로그래머블 스위치들(SW)이 각 신호선들(BB1-BB10)에 대하여 제공되기 때문에 논리셀(1)의 출력신호선들(B1,B2)은 내부셀 경로(30)의 신호선들(BB1-BB8)에 자유롭게 접속될 수 있다. 또한, 스위치군(32)은 입/출력 경로(B)의 신호선들 (B2-B8)에 대하여 제공된다. 스위치군(32)의 프로그래머블 스위치(SW)는 신호선들(BB1-BB8)중 소정의 것들에만 제공되기 때문에 논리셀(1)의 입력신호선들(B3-B8)은 내부셀(30)의 신호선들(BB1-BB8)중 소정의 것들에 접속될 수 이다.
또한, 스위치군(33)은 입/출력 경로(B)의 입력신호선(B3)에 대하여 제공된다. 그러므로 입/출력 경로(B)의 입력신호선(B3)의 스위치군(33)의 프로그래머블 스위치(SW)를 거쳐 내부셀 경로(30)의 신호선들(BB9-BB10)에 접속될 수 있다.
물론, 신호선들(B1-B8)의 각각 및 신호선들(BB1-BB10)의 각각에 대하여 하나의 프로그래머블 스위치(SW)를 제공할 수도 있다.
제16도 내지 제18도는 본 발명에 따른 프로그래머블 논리회로의 제2 내지 제4실시예를 도시한 것이며, 이들은 전술한 복수의 서브블럭(11)을 사용하여 순차논리회로를 구성할 수 있다.
제16도에 도시된 프로그래머블 논리회로의 제2실시예는 도시와 같이 접속된 4개의 서브블럭(11-1∼11-4) 및 복수의 프로그래머블 스위치(SW)를 포함한다. 이 프로그래머블 논리회로는 프로그래머블 스위치(SW)의 온/오프상태에 의존하는 플립플롭과 같은 조합논리회로 또는 순차논리회로로서 작용할 수 있다.
이 실시예에서, 프로그래머블 논리회로에는 4개의 입력단자(P1∼P4)와 2개의 출력단자(P15,P16)가 제공된다. 프로그래머블 스위치(SW)는 서브블럭(11-1)의 입력단자(P2)와 입력단자 (P5)사이, 서브블럭(11-1)의 입력단자(P3)와 입력단자(P6)사이, 서브블럭(11-3)의 입력단자(P3)와 입력단자(P7)사이, 서브블럭(11-3)의 입력단자(P2)와 입력단자(P8)사이, 서브블럭(11-4)의 입력단자(P15)와 입력단자(P12)사이, 및 서브블럭(11-2)의 입력단자(P16)와 입력단자(P11) 사이에 제공된다. 또한 입력단자(P1)는 서브블럭(11-2)의 입력단자(P9)에 접속되고, 입력단자(P4)는 서스블럭(11-4)의 입력단자(P14)에 접속된다. 또, 서브블럭(11-1)의 출력단자 (P17)는 서브블럭(11-2)의 입력단자(P10)에 접속되고, 서브블럭(11-3)의 출력단자(P18)는 서브블럭(11-4)의 입력단자에 접속된다. 제16도에서 점선으로 접속된 각 쌍의 프로그래머블 스위치(SW)에 있어서 쌍을 형성하는 프로그래머블 스위치들(SW)은 서로 결합되고 동시에 온/오프 전환된다.
제17도에 도시된 프로그래머블 논리회로의 실시예는 도시와 같이 접속된 4개의 서브블럭(11-1∼11--4)과 복수의 프로그래머블 스위치(SW)를 포함한다.
이 프로그래머블 논리회로는 또한 프로그래머블 스위치(SW)의 온/오프상태에 의존하는 플립플롭과 같은 조합논리회로 또는 순차논리회로로서 작용한다. 제17도에 있어서 제16도와 동일한 부품에 대하여는 동일한 부호를 사용하고 그 설명은 생략한다.
이 실시예에서는 6개의 입력단자(P1,P2A,P2B,P3,P4,P21)와 두개의 출력단자(P15,P16)가 제공된다. 프로그래머블 스위치(SW)는 서브블럭(11-1)의 입력단자(P2A)와 입력단자(P5)사이, 서브블럭(11-3)의 입력단자(P2B)와 입력단자(P8)사이, 서브블럭(11-1)의 입력단자(P21)와 입력단자(P6)사이, 서브블럭(11-3)의 입력단자(P21)와 입력단자(P7)사이, 서브블럭(11-1)의 입력단자(P6)와 서브블럭(11-2)의 입력단자(P11)사이, 및 서브블럭(11-3)의 입력단자(P12)와 서브블럭(11-4)의 입력단자(P12)사이에도 또한 제공된다.
제17도에서 점선으로 연결된 각 쌍의 프로그래머블 스위치(SW)에서, 쌍을 형성하는 프로그래머블 스위치(SW)은 서로 결합되고 동시에 온/오프 전환된다.
제18도에 도시된 프로그래머블 논리회로의 제4실시예는 도시와 같이 접속된 6개의 서브블럭(11-5∼11-10)과 복수의 프로그래머블 스위치(SW)를 포함한다. 이 프로그래머블 논리회로는 또한 프로그래머블 스위치(SW)의 온/오프상태에 의존하는 플립플롭과 같은 조합논리회로 또는 순차논리회로로서 작용한다.
이 실시예에서는 6개의 입력단자(P30∼P35)와 2개의 출력단자(P59,P60)가 제공된다. 프로그래머블 스위치(SW)는 서브블럭(11-9)의 입력단자(P30)와 입력단자(P58)사이, 서브블럭(11-7)의 입력단자(P30)와 입력단자(P45)사이, 서브블럭(11-8)의 입력단자(P30)와 입력단자(P46)사이, 서브블럭(11-5)의 입력단자(P31)와 입력단자(P41)사이, 서브블럭(11-6)의 입력단자(P31)와 입력단자(P42)사이, 서브블럭(11-10)의 입력단자(P31)와 입력단자(P59)사이, 서브블럭(11-7)의 입력단자(P31)와 입력단자(P45)사이, 서브블럭(11-5)의 입력단자(P32)와 입력단자(P40)사이, 서브블럭(11-5)의 입력단자(P32)와 입력단자(P59)사이, 서브블럭(11-10)의 입력단자(P32)와 입력단자(P59)사이, 서브블럭(11-6)의 입력단자(P33)와 입력단자(P42)사이, 서브블럭(11-7)의 입력단자(P33)와 입력단자(P44)사이, 서브블럭(11-8)의 입력단자(P33)와 입력단자(P47)사이, 서브블럭(11-5)의 입력단자(P34)와 입력단자(P40)사이, 서브블럭(11-6)의 입력단자(P34)와 입력단자(P43)사이, 서브블럭(11-8)의 입력단자(P34)와 입력단자(P47)사이, 서브블럭(11-5)의 입력단자(P35)와 입력단자(P41)사이, 서브블럭(11-9)의 입력단자(P35)와 입력단자(P58)사이, 서브블럭(11-8)의 입력단자(P35)와 입력단자(P46)사이, 서브블럭(11-9)의 출력단자(P56)와 서브블럭(11-6)의 입력단자(P43)사이, 서브블럭(11-9)의 출력단자(P56)와 서브블럭(11-7)의 입력단자(P45)사이 서브블럭(11-9)의 출력단자(P56)와 서브블럭(11-8)의 입력단자(P46)사이, 서브블럭(11-10)의 출력단자(P57)와 서브블럭(11-5)의 입력단자(P41)사이, 서브블럭(11-10)의 출력단자(P57)와 서브블럭(11-6)의 입력단자(P57)사이, 및 서브블럭(11-10)의 출력단자(P57)와 서브블럭(11-7)의 입력단자(P45)사이에 제공된다.
서브블럭(11-5)의 출력단자(P48)는 서브블럭(11-9)의 입력단자(P52)에 접속되고, 서브블럭(11-6)의 출력단자(P49)는 서브블럭(11-9)의 입력단자(P53)에 접속된다. 서브블럭(11-7)의 출력단자(P50)는 서브블럭(11-10)의 입력단자(P54)에 접속되고, 서브블럭(11-8)의 출력단자(P51)는 서브블럭(11-10)의 입력단자(P55)에 접속된다. 서브블럭(11-9)의 출력단자(P56)는 프로그래머블 논리회로의 출력단자(P59)에 접속되고, 서브블럭(11-10)의 출력단자(P57)는 프로그래머블 논리회로의 출력단자(P60)에 접속된다.
이 실시예에 있어서, 프로그래머블 스위치(SW)의 온/오프를 적절히 제어함으로써 R-S 플립플롭, 클록된 R-S(RS-CK) 플립플롭, D 플립플롭 및 J-K 플립플롭중에서 적어도 한 종류의 순차논리회로를 구성할 수 있다. 또한 AND회로, NAND회로, OR회로, NOR회로, 배타적 OR회로, 배타적 NOR회로 및 반가산기 회로 중에서 적어도 한 종류의 조합논리회로를 구성할 수 있다.
다음에, 제19도를 참조하여 본 발명의 프로그래머블 논리회로의 제5실시예를 설명한다. 제19도는 이 실시예의 본질적인 부분을 형성하는 논리셀(31)의 구성을 도시한다.
논리회로(31)는 입/출력 경로(B), 기본 논리회로(C11,C12,C21,C22), 반전회로(C5,C6) 및 스위칭회로(C7)를 포함한다. 입/출력 경로(B)는 제2도에 도시된 논리셀(1)의 입력과 출력에 대응한다. 기본 논리회로(C11,C12,C21,C22)는 논리셀(31)의 기초부를 형성하는 논리회로이다. 반전회로(C5,C6)는 각각 입력신호의 일부 또는 전부의 논리를 선택적으로 반전시키는 기능을 갖는다. 반전회로(C5)는 기본 논리회로(C11)의 입력측에 연결된다. 기본 논리회로(C11,C21)의 출력들은 대응하는 기본 논리회로(C12,C22)에 입력되고 또한 기본 논리회로(C11,C21)의 입력에 피드백된다. 또, 기본논리회로(C12,C22)의 출력들은 스위칭회로(C7)에 입력되고 또한 기본 논리회로(C12,C22)에 피드백된다. 기본 논리회로(C12,C22)의 출력들은 대응하는 기본 논리회로(C21,C11)에 입력된다. 반면에, 반전회로(C6)는 기본 논리회로(C21)의 입력측에 접속된다. 기본논리회로(C11,C12,C21,C22)와 반전회로(C5,C6)는 제2도에 도시된 부분회로(2)에 대응한다.
스위칭회로(C7)는 복수의 프로그래머블 스위치를 포함하며, 논리셀(31)의 외부접속 및 내부접속을 선택적으로 변환시키는 기능을 갖는다. 논리셀(31)의 내부접속을 선택적으로 변환시킴으로써, 스위칭회로(C7)는 기본 논리회로 또는 전부를 반전회로(C5,C6)를 거쳐 기본 논리회로(C11,C21)의 입력에 피드백시킬 수 있다.
논리회로(31)는 스위칭회로(C7)가 입/출력 경로 (B)의 출력신호선과 입력신호선 사이에서 선택적인 접속을 행하지 않을 경우에 정상적인 조합논리회로로서 작용한다. 반면에, 입/출력 경로(B)의 출력신호선과 입력신호선의 스위칭회로(C7)의 프로그래머블 스위치를 프로그래밍함으로써 선택적으로 접속될 경우에는 예컨데 신호전파경로 C7→C5→C11→C12→C7와 신호전파경로 C7→C6→C21→C22→C7이 제19도에 형성되고 논리셀(31)은 순차논리회로로서 작용한다. 다시 말해서, 논리셀(31)은 스위칭회로(C7)내의 프로그래머블 스위치의 프로그래밍에 의존하는 조합논리회로 또는 순차논리회로로서 작용할 수 있다.
실제 프로그래머블 논리회로는 상기 복수의 논리셀(31)을 구비하고 있다. 또한 상기 논리셀(31)내의 다수의 기본 논리회로는 4개로 한정되지 않으며 반전회로부는 생략될 수 있다.
제20도는 제19도에 도시한 논리셀(31) 구성의 실시예를 도시하고 있다.
제20도에서, 서브블럭(41)은 기본 논리회로(C11,C12)와 반전회로(C5)를 포함하고, 제2도에 도시한 부분회로(2)에 대응한다. 서브블럭(42)는 기본논리회로(C21,C22)와 반전회로(C6)를 포함하고, 제2도에 도시한 부분회로(2)에 대응한다. 기본논리회로(C11)는 OR회로(41a,41b)와, AND회로(41C) 및 도시한 바와같이 접속된 반전회로(41d)를 포함한다. 기본 논리회로(C12)는 NAND회로(41e,41f) 및 도시한 바와같이 접속된 스위칭회로(41g)를 포함한다. 이 실시예에서, 상기 스위칭회로(41g)는 편의상 기본 논리회로(C12)의 부분으로 고려되고 있으나, 기본 논리회로(C11)의 부분으로도 고려될 수 있다. 마찬가지로 기본 논리회로(C21)는 OR회로(42a,42b)와, AND회로(42C) 및 도시한 바와같이 접속된 반전회로(42d)를 포함한다. 기본논리회로(C22)는 NAND회로(42e,42f)및 도시한 바와같이 접속된 스위칭회로(42g)를 포함한다. 이 실시예에서, 상기 스위칭회로(42g)는 편의상 기본논리회로(C22)의 부분으로 고려되고 있으나, 기본논리회로(C21)의 부분으로도 고려될 수 있다. 상기 스위칭회로(41g,42g)는 2개의 스위칭소자와 하나의 인버터를 각각 포함한다.
반전회로(C5,C6)는 프로그래머블 인버터를 각각 포함한다. 프로그래머블 인버터는 제14도와 관련하여 상술한 구성을 갖는다. 상기 반전회로는 임의의 서브블럭의 입력측 및/또는 출력측에서 제공될 수 있다. 추가로 상기 반전회로는 상기 서브블럭의 하나 이상의 임의의 신호선에 의해서만 제공될 수 있다.
이 실시예에서, 입/출력 경로(B)는 2개의 출력신호선과 14개의 입력신호선을 포함하는데, 즉 전체 16개의 신호선을 갖는다. 서브블럭(41,42)의 출력은 입/출력 경로(B)의 출력신호선에 접속된다. 스위칭회로(C7)는 로컬신호분배기(44) 및 글로벌신호분배기(45)를 포함한다. 로컬신호분배기(44) 및 글로벌신호분배기(45)는 제20도에서 원형 마크로 나타낸 복수의 프로그래머블 스위치(SW)를 각각 포함한다. 로컬신호분배기(44)에서, 하나 또는 복수의 프로그래머블 스위치(SW)는 입/출력 경로(B)의 각 신호선에 대하여 제공된다. 한편, 글로벌신호분배기(45)에서, 복수의 프로그래머블 스위치(SW)는 입/출력 경로 B의 특정 입력신호선(이 실시예에서 2개의 입력신호선)에 대하여 제공된다.
로컬신호분배기(44)는 인접한 논리셀과 신호를 교환하기 위해 로컬신호선(S1-S9)에 대하여 신호를 제공한다. 다시말해서 로컬신호분배기(44)는 서브블럭(41)에 인가된 신호를 선택하기 위해 사용된다. 로컬신호분배기(44)내의 프로그래머블 스위치(SW)는 각각의 서브블럭(41,42)이 프로그래머블 논리회로를 설계할때 종종 사용되는 조합논리회로를 용이하게 실현할 수 있는 위치에 배열된다.
글로벌신호분배기(45)는 글로벌신호선(Φ1∼Φ4)을 서브블럭(41,42)에 접속하기 위해 글로벌신호선(Φ1-Φ4)에 대하여 제공된다. 글로벌신호분배기(45)내의 프로그래머블 스위치(SW)는 입/출력 경로(B)의 하나 또는 복수의 특정 입력선이 각각의 글로벌신호선(Φ1-Φ4)에 접속될 수 있는 위치에 배열된다. 물론 글로벌신호분배기(45)내의 프로그래머블 스위치(SW)를 임의의 하나 또는 복수의 글로벌신호선(Φ1-Φ4)에 대해서만 제공하는 것은 가능하다.
기본논리회로(C11,C12,C21,C22)의 각각은 그 출력을 프로그래머블 스위치(SW)를 통하여 입력으로 피드백할 수 있는 경로를 갖는다. 따라서, 기본논리회로(C11,C112,C21,C22)의 각각은 그와 결합되는 프로그래머블 스위치(SW)를 온 시킴으로써 순차적 논리회로로서의 기능을 할수 있다. 이러한 이유로 해서 상기 서브블럭(41)은 기본논리회로(C11,C12)와, 순차적 논리회로로서 기능을 할 수 있는 기본논리회로(C21,C22)를 포함하는 서브블럭(42)를 구비한다. 또한 서브블럭(41)내의 기본 논리회로(C11,C12)와 서브블럭(42)내의 기본 논리회로(C21,C22)가 순차적 논리회로로서 기능하도록 구성되고, 상호 상이한 위상을 갖는 기준신호가 기본 논리회로(C11,C12,C21,C22)에 인가되는 경우, 마스터-슬레이브형 순차논리회로를 실현하는 것은 가능하다.
이 실시예에서, 각 서브블럭은 2개의 기본 논리회로를 포함한다. 그러나, 각 서브블럭은 제1실시예에서 단지 하나의 논리회로이거나 또는 3 이상의 기본 논리회로를 포함한다. 지금까지 제공된 설명으로부터 명확히 이해될 수 있는 바와같이 각각의 기본 논리회로(C11,C12,C21,C22)는 AND, NAND, OR 및 NOR회로로부터 선택된 2 이상의 회로의 조합에 의해 형성된다. 또한 기본들은 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로인 단순한 형태의 각 기본 논리회로를 형성하기 위해 선택될 수 있다. 이것은 이하의 보제 3 및 4에 의해 증명될 수 있다.
[보제 3]
기본 논리회로를 구성하기 위하여 선택되느 회로는 기본 논리회로의 입력신호의 논리를 반전 또는 비반전 시키는 경우에 있어서, 간략화된 형태의 기본 논리회로가 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로를 구성하는 것이다.
[증명]
기본 논리회로를 구성하기 위하여 선택되는 회로는 기본 논리회로의 입력신호의 논리를 반전 또는 비반전 시키는 경우에 있어서 간략화된 형태의 기본 논리회로가 AND-OR회로, OR-AND회로, AND-NOR회로, OR-NAND회로와 다른 회로를 구성하는 것으로 가정하는 경우, 기본 논리회로를 구성하는 간략화된 형태의 회로는 전체 NAND회로, AND회로, OR회로 및 NOR회로와 같은 다중입력 및 단일출력을 갖는 1단의 조합논리회로로 된다. 따라서, 하나의 논리셀로 배타적 OR 또는 배타적 NOR를 나타낼 수는 없다.
이러한 이유로 인하여, 기본 논리회로를 구성하기 위하여 선택되는 회로는 기본 논리회로의 입력신호의 논리를 반전 또는 비반전시키는 경우에 있어서, 간략화된 형태의 회로가 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로로 구성하는 것이 필수적이다.
[보제]
기본 논리회로를 구성하기 위하여 선택되는 회로는 기본 논리회로의 입력신호의 논리를 반전 또는 비반전 시키는 경우에 있어서, 간략화된 형태의 회로가 AND-OR회로, OR-AND회로, AND-OR회로 및 OR-NAND회로를 구성하는 것이 있는 경우 제12도에 도시한 전체 순차논리회로를 구성할 수 있다.
[증명 4]
(A) 간략화된 형태의 회로가 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로를 구성하는 것이 있는 경우, 기본 논리회로의 입력신호의 논리를 모두 반전시키는 논리회로는 (1) NOR-OR회로, (2) NOR-NOR회로, (3) NAND-AND회로 및 (4) NAND-NAND회로중 하나가 된다. 또한 (1) 및 (3)의 경우는 기본 논리회로의 출력신호의 논리도 반전된다. 따라서, 기본 논리회로를 구성하기 위하여 선택되는 회로는 기본 논리회로의 입력신호의 논리를 반전 또는 비반전시키는 경우에 있어서, 간략화된 형태의 기본 논리회로가 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로를 구성하는 것이 있는 경우, 제12도에 도시한 전체 순차논리회로를 구성할 수 있다. 또한 제12도에서 NAND회로를 NOR회로로 대체하여 구성하는 것이 가능하다.
(B) 또한 간략화된 형태의 회로가 AND-OR회로, OR-AND회로, AND-NOR회로 및 OR-NAND회로를 구성하는 것이 있는 경우, 기본 논리회로의 소망의 입력신호의 논리를 반전시키고 피드백 경로를 제공함으로서 D 플립플롭을 구성할 수 있다. 이러한 방식으로 형성되는 2개의 D 플립플롭을 각각 Fa 및 Fb로 나타낸 경우, D 플립플롭(Fa)의 출력단을 D 플립플롭(Fb)의 입력단에 접속하고, D 플립플롭(Fa)에 기준신호 Φ를 인가하고, D 플립플롭(Fb)에 반전된 기준신호 Φ를 인가함으로써 구성되는 순차논리회로는 마스터-슬레이브형 플립플롭이 된다.
제20도에서, 반전회로(C5 및 C6)의 구성은 제14도에 도시한 구성으로 한정하는 것은 아니다. 일예로서, 제20도에 도시한 실시예에서, 반전회로(C5 및 C6)의 각각은 도시된 바와같이 접속된 셀렉터(51,52,53)와, 선택적 반전회로(54) 및, 스위치(SW1 및 SW2)로 구성된다.
제21도는 셀렉터(51)의 구성의 일실시예를 도시한다. 셀렉터(52 및 53)의 구성은 셀렉터(51)와 동일한 구성을 갖는다. 셀렉터(51)는 제21도에 도시한 바와같이 접속된 스위칭소자(61 및 62)를 포함한다. 스위칭소자(61,62)에는 각각 입력신호 In.A와 In.B가 인가되고, 스위칭소자(61,62)의 출력단은 출력신호 Out를 출력시키기 위해 접속된다. 스위칭소자(61)의 반전제어단자 및 스위칭소자(62)의 비반전 제어단자에는 제어신호 Sel이 인가된다.
제22도는 선택적 반전회로(24)의 구성의 일실시예를 도시한다. 선택적 반전회로(54)는 제22도에 도시한 바와같이 접속된 스위칭소자(71-76)와 인버터 (77,78)로 구성된다. 이경우, 선택적 반전회로(54)는 2개의 입력신호 In0 및 In2와, 하나의 기준신호 Φ와, 3개의 제어신호 Sel0, Sell, Sel2를 인가시키고, 이들 신호에 따라서 선택적 반전회로(54)로부터 2개의 출력신호 Out1 및 Out1을 출력시킨다.
스위치(SW1 및 SW2)의 구성은 프로그래머블 스위치(SW)의 구성과 동일한 구성을 갖는다.
제23도 및 제24도는 각각 상기와 같은 복수의 서브블럭(41)을 사용하는 순차논리회로를 실현하는 본 발명에 따른 프로그래머블 논리회로의 제6 및 제7실시예를 도시한다.
제23도에 도시한 프로그래머블 논리회로의 제6실시예는 도시한 바와같이 접속된 2개의 서브블럭(41-1,41-2)과, 2개의 프로그래머블 스위치(SW)로 구성된다. 이 프로그래머블 논리회로는 각 스위치(SW)의 온/오프상태에 따라 조합논리회로이거나 플립플롭등의 순차논리회로로서 가능하다. 본 실시예에서, 프로그래머블 논리회로는 하나의 입력단자(P71)와, 하나의 출력단자(P80)가 제공되어 있다. 프로그래머블 스위치(SW)는 서브블럭(41-1)의 입력단자(P72)와 서브블럭(41-1)의 출력단자(P74)사이 및, 서브블럭(41-2)의 입력단자(P76)와 서브블럭(41-2)의 출력단자(P78) 사이에 설치되어 있다. 또한 입력단자(P71)는 서브블럭(41-1)의 입력단자(P73)에 접속되고, 서브블럭(41-2)는 출력단자(P79)는 출력단자(P80)에 접속된다.
또한 서브블럭(41-1)의 출력단자(P75)는 서브블럭(41-2)의 입력단자(P77)에 접속된다.
제24도에 도시한 프로그래머블 논리회로의 제7실시예는 도시한 바와같이 접속된 4개의 서브블럭(41-1∼41-4)과 6개의 프로그래머블 스위치(SW)로 구성된다. 이 프로그래머블 논리회로는 각 스위치(SW)의 온/오프상태에 따라서 조합한 논리회로이거나 또는 플립플롭등의 순차논리회로로서 기능하다. 본 실시예에서, 프로그래머블 논리회로는 2개의 입력단자(P71,P111)와, 2개의 출력단자(P80,P120)가 설치되어 있다. 프로그래머블 스위치(SW)는 서브블럭(41-1)의 입력단자(P72)와 서브블럭(41-1)의 출력단자(P74)와, 서브블럭(41-2)의 입력단자(P76)와 서브블럭(41-2)의 출력단자(P78)와, 서브블럭(41-3)의 입력단자(P113)와 서브블럭(41-3)의 출력단자(P115)와, 서브블럭(41-4)의 입력단자(P117)와 서브블럭(41-4)의 출력단자(P119)와, 서브블럭(41-1)의 입력단자(P121)와 서브블럭(41-4)의 출력단자(P124)와, 서브블럭(41-3)의 입력단자(P123)와 서브블럭(41-2)의 출력단자(P122) 사이에 설치되어 있다.
또한 입력단자(P71)는 서브블럭(41-1)의 입력단자(P73)에, 접속되고, 입력단자(P111)는 서브블럭(41-3)의 입력단자(P112)에 접속되어 있다. 또한 서브블럭(41-1)의 출력단자(P75)는 서브블럭(41-2)의 입력단자(P80)에 접속되어 있고, 서브블럭(41-3)의 출력단자(P115)는 서브블럭(41-4)의 입력단자(P117)에 접속되어 있다. 서브블럭(41-2)의 출력단자(P79)는 출력단자(P79) 출력단자(P80)에 접속되어 있고, 서브블럭(41-4)의 출력단자(P118)는 출력단자(P120)에 접속되어 있다.
여기에서 스위칭회로(7)의 각 프로그래머블 스위치(SW)의 온/오프상태는 여러가지 제어방법에 의해 제어될 수 있다. 거기에서 4개의 대표적인 제어방법이 제공될 수 있는데, 제25도 내지 제28도에 도시한 바와 같이 설명한다.
제25도는 제1제어방법을 설명하는 도면이다. 이경우, 각 프로그래머블 스위치(SW) 자체가 퓨즈 또는 안티퓨즈로 구성된다. 따라서, 각 프로그래머블 스위치(SW)의 온/오프상태는 퓨즈를 용융시켜 단선시키거나 안티퓨즈를 용융시켜 단락시키므로서 고정적으로 프로그램된다.
제26도는 제2의 제어방법을 설명하는 도면이다. 이경우, 각 프로그래머블 스위치(SW)의 온/오프상태는 퓨즈 또는 안티퓨즈(F)를 통하여 수신되는 신호에 의해 제어된다. 따라서, 각 프로그래머블 스위치(SW)의 온/오프상태는 고정적으로 프로그램된다.
제27도는 제3의 제어방법을 설명하는 도면이다. 이경우, 각 프로그래머블 스위(SW)의 온/오프상태는 메모리(81)의 대응하는 비트로부터의 신호에 의해 제어된다. 따라서, 각 프로그래머블 스위치(SW)의 온/오프상태는 메모리(81)의 내용을 다시 기록하므로서 자유롭게 프로그램 가능하다.
제28도는 제4의 제어방법을 설명하는 도면이다. 이경우, 각 프로그래머블 스위치(SW)의 온/오프상태는 메모리(81)의 출력을 디코드하는 디코드(82)로부터의 신호출력에 의해 제어된다. 따라서, 각 프로그래머블 스위치(SW)의 온/오프상태는 메모리(81)의 출력을 디코드하는 디코더(82)로부터의 신호출력에 의해 제어된다. 따라서, 각 프로그래머블 스위치(SW)의 온/오프상태는 메모리(81)의 내용을 다시 기록함으로써 자유롭게 프로그램 가능하다. 또한 제27도에 도시한 메모리(81)의 비트수는 스위치(SW)의 수와 대응할 필요가 있지만, 제28도에 도시한 경우에서, 같은 수의 프로그래머블 스위치(SW)는 디코더(82)가 제28도에 사용되기 때문에 제27도에 도시한 경우와 비교하여 더 작은 비트수를 갖는 메모리(81)를 사용하여 제어될 수 있다.
상술한 제3 또는 제4의 제어방법을 채용하는 경우, 메모리(81)는 프로그래머블 논리회로의 외부 또는 프로그래머블 논리회로의 내부중 어느곳에 설치해도 상관없다.
제29도는 각 논리레벨 1도는 31에 대하여 제공될 수 있는 메모리(81)가 프로그래머블 논리회로(FPGA)(85)의 외부에 제공되어 있는 경우를 도시한다. 다시말해서 각 메모리(81)는 프로그래머블 논리회로(85)와는 별도로 외부 메모리칩(86)내에 제공되어 있다. 메모리칩(86)내의 각 메모리(81)는 프로그래머블 논리회로(85)내의 대응하는 논리셀 1 또는 31에 접속된다.
제30도는 각 논리셀 1 또는 31에 대하여 제공될 수 있는 메모리(81)가 각 프로그래머블 논리회로(85) 내부에 제공되어 있는 경우를 도시한다. 즉, 각 메모리(81)는 프로그래머블 논리회로(85)내에 대응하는 논리셀 1 또는 31에 접속된다.
제31도는 각 논리셀 1 또는 31에 대하여 제공될 수 있는 메모리(81)가 각 프로그래머블 논리회로(85)내부에 제공되어 있는 경우를 도시한다. 즉, 각 메모리(81)는 대응하는 논리셀 1 또는 31내에 제공되어 있고, 그 논리셀 1 또는 31의 소망의 부분에 접속된다.
또한 스위칭회로(C7)을 구성하는 것에 필요한 프로그래머블 스위치(SW)의 수를 N으로 나타내고, 전체 프로그래머블 스위치(SW)의 온/오프상태를 제어하는 것에 필요한 메모리(81)의 비트수를 M으로 나타내며, 연산 floor(F(x))를, 값 F(x)보다 크거나 같은 최소의 정수를 복귀시키는 연산으로 정의할때, M≥floor(log2N)가 항상 성립한다.
메모리(81)의 각 비트값, 즉, 각 프로그래머블 스위치(SW)의 온/오프상태는 제32도에 도시한 바와같이 결정된다. 우선 소망의 논리회로의 설계도를 작성한다. 다음에 이 설계도에 기초해서 컴퓨터 처리를 실행하고, 프로그래머블 논리회로(85)내의 접속을 상기 소망의 논리회로의 기능을 실현하기 위해 구할 수 있다.
그리고 구해진 접속을 실현하는데 필요한 각 프로그래머블 스위치의 온/오프상태를 결정하고, 이들 프로그래머블 스위치의 온/오프상태를 결정하고, 이들 프로그래머블 스위치(SW)의 온/오프상태를 실현하는 데이타를 메모리(81)에 기록한다.
이들 처리를 플로우챠트로 나타내면 제33도에 도시한 바와같다. 제33도에서, 스텝 91은 임의의 설계수단을 사용하여 소망의 논리회로를 설계한다. 스텝 92는 소망의 논리회로의 설계도를 컴퓨터에 입력하고, 설계도의 데이타를 프로그래머블 논리회로(85)내의 프로그래머블 스위치(SW)의 온/오프상태에 관련한 데이타를 변환한다. 스텝 93에서 프로그래머블 스위치(SW)의 온/오프상태에 관련한 데이타를, 프로그래머블 논리회로(85)의 내부 또는 외부의 메모리(81)에 기록함으로써, 프로그래머블 논리회로(85)를 상기 소망의 논리회로로서 기능하는 바와같이 프로그램을 실행한다.
여기에서 논리셀을 자유롭게 접속하기 위하여는 논리셀을 접속하는 신호선의 수를 증가시키고, 프로그래머블 스위치의 수도 증가시킬 필요가 있다. 그러나 신호선 및 프로그래머블 스위치의 수도 증가하면, 입력/출력 경로를 프로그래머블 논리회로의 칩상에 설치하기 위해서는 큰 면적이 요구된다. 또한 프로그래머블 스위치의 수가 커지면, 프로그래머블 스위치의 온/오프상태에 관련되는 데이타를 저장하기 위해 필요한 메모리 용량이 증가하게 되고, 메모리셀을 대량으로 설치할 필요가 생긴다. 따라서, 이들 문제를 제거하는 실시예를 이하에 설명한다.
제34도는 본 발명에 따른 프로그래머블 논리회로의 제8실시예를 도시한 평면도이다. 제34도에서, 프로그래머블 논리회로의 중앙부분이 셀영역(201)내에는 32×32=1024개의 논리셀(1 또는 31)이 매트릭스형태로 배열되어 있다. 인접한 2개의 상호 논리셀(1)은 2개의 신호선을 포함하는 셀간 경로 (204)를 통하여 접속되어 있다. 셀영역(201)의 외부에는 입/출력 경로(202)가 제공되어 있다. 입/출력 경로(202)는 2개의 통상 고정된 논리신호레벨로 유지되는 신호선과, 복수의 프로그래머블 스위치(SW)로 분할되는 복수의 신호선으로 구성된다. 입/출력 경로(202)의 외부에는 16×4=64개의 입/출력 패드(203)가 제공되어 있다.
2개의 고정된 논리신호레벨로 이루어진 신호선은 입/출력 패드(203)의 신호전파방향이 일정한 경우, 입/출력 패드(203)의 신호전파방향을 제어하는 신호선에 접속된다. 프로그래머블 스위치(SW)로 분할되는 상기 신호선은 상기 입/출력 패드(203)로부터 논리셀(1)로 신호를 입력시키거나 또는 논리셀(1)이 입/출력 패드(203)로부터 신호를 입력하기 위한 신호선이다. 입/출력 패드(203)의 신호전달방향을 결정하기 위하여 신호선은 2개의 고정된 논리신호레벨로 된 신호선 및 복수의 프로그래머블 스위치(SW)로 분할된 복수의 신호선에 프로그래머블 스위치(SW)를 통하여 접속되어 있다. 상기 입/출력 패드(203)의 다른 신호선은 프로그래머블 스위치(SW)를 통해 프로그래머블 스위치(SW)로 분할되는 복수의 신호선에 접속된다.
다시말해서 각 논리셀(1)은 특정 기능을 하드웨어로 실현하는 최소단위에 대응하는 부분 하드웨어이다.
따라서, 전체 논리회로는 논리셀(1)의 조합에 의해 실현가능하다. 논리셀(1)은 다음의 3개의 기본 기능을 갖는다.
가) 논리셀(1)은 그 논리셀을 프로그래밍함으로써 논리회로의 설계를 행할때 빈번히 사용되는 플립플롭등의 각종 조합 논리회로와 순차 논리회로를 실현한다.
2) 논리셀(1)은 입/출력 경로(202)로 신호를 출력한다.
3) 논리셀(1)은 입/출력 경로(202)로부터 신호를 입력한다. 입/출력 경로(202)는 논리셀(1)과 입/출력 패드(203)와의 사이에 신호의 교환을 위해 신호선의 그룹으로 이루어진다. 프로그래머블 논리회로의 외부로부터 입/출력 패드(203)을 통하여 입력되는 신호 및 논리셀(1)이 프로그래머 논리회로의 외부로 출력하는 신호 모두는 이 입/출력 패드(203)를 통하여 입력되는 신호 및 논리셀(1)이 프로그래머 논리회로의 외부로 출력하는 신호 모두는 이 입/출력 경로(202)를 통과한다. 실시예에서, 입/출력 경로(202)는 임의의 개수의 통상의 신호선과, 임의의 '개수의 프로그래머블 스위치(SW)로 분할되는 구조를 갖는 신호선으로 구성되어 있다. 입/출력 경로(202)는 다음의 4개의 기본 기능을 갖는다.
1) 입/출력 경로(202)는 입/출력 패드(203)로부터 신호를 입력한다.
2) 입/출력 경로(202)는 입/출력 패드(203)로 신호를 출력한다.
3) 입/출력 경로(202)는 논리셀(1)로부터 신호를 입력한다.
4) 입/출력 경로(203)는 논리셀(1)로 신호를 출력한다. 또한 입/출력 패드(203)는 논리회로의 전체 입력 동작 및 출력동작을 행하는 부분 하드웨어이다. 입/출력 패드(203)는 다음의 3개의 기본 기능을 갖는다.
가) 입/출력 패드(203)는 프로그래머블 논리회로의 외부로부터 수신되는 신호를 입/출력경로(202)로출력한다.
나) 입/출력 패드(203)는 논리셀(1)이 입/출력 경로(202)로 출력하는 신호를 프로그래머블 논리회로의 외부로 출력한다.
다) 입/출력 패드(203)는 상술한 가)와 나)의 동작을 동시에 실행하지만, 그 신호전달방향은 논리셀(1)이 입/출력 경로(202)로 출력하는 신호에 의해 제어된다.
또한 상기 가)와 나)의 동작의 경우에, 신호의 전달방향은 일정하다. 따라서, 패드(203)의 방향제어용 단자의 논리신호레벨은 “1” 도는 “0”의 값을 유지하는 신호선에 접속된다.
제35도는 논리셀(1)과 셀간 경로(204)와의 접속을 설명하는 도면이다. 제35도의 우측에 일부 확대하여 도시한 바와같이, 각 논리셀(1)은 수직방향으로 연장하는 셀간 경로(204)와 수평방향으로 연장하는 셀간 경로(204)에 접속되어 있다. 논리셀(1)은 수직방향으로 연장하는 셀간 경로(204)를 구성하는 신호선과는 노드(신호 샘플점) a,b,c 및 h를 통해 접속되어 있고, 수평방향으로 연장하는셀간 경로(204)를 구성하는 신호선과는 노드b,c,f 및 g를 통해 접속되어 있다. 또한 노드 a와 h의 사이와, 노드 b와 c의 사이와, 노드 d와 c의 사이 및, 노드 f와 g사이에는 프로그래머블 스위치(SW)가 제공되어 있다. 사용자는 각 프로그래머블 스위치(SW)를 프로그래밍함으로써 논리셀(1)간에 제공되어 있는 셀간 경로(204)를 긴거리 배선으로 사용하고 있는지 또는 짧은 거리배선으로서 사용하고 있는지를 결정한다. 즉, 각 프로그래머블 스위치(SW)의 양측에 제공되는 논리셀(1)에 대해서 전체 신호의 입력 및 출력을 실행하는 노드가 제공되어 있고, 논리셀(1)은 제35(b)도의 사시도에 도시한 바와같이 수직 및 수평방향으로 연장하는 셀간 경로(204)의 교차부상에 제공된다.
제36도는 상기 논리셀(1)과 셀간 경로(204)와의 접속을 프로그래머블 스위치(SW)를 포함하여 도시하는 회로도이다. 제36도에 도시된 바와같이, 수직방향으로 연장하는 셀간 경로(204)를 구성하는 각 신호선은 수평방향으로 연장하는 셀간 경로(204)를 구성하는 대응하는 신호선과 프로그래머블 스위치(SW)를 통하여 접속되어 있다. 따라서, 수직방향으로 연장하는 셀간 경로(204)를 구성하는 신호선과 수평방향으로 연장하는 셀간 경로(204)를 구성하는 신호선을 접속하는 것도 가능하다.
제37도는 입/출력 패드(203)의 일실시예를 도시한다. 도면중에서, 입/출력 패드(203)는 단자(203A,203B,203C)와 버퍼(203E,203F)로 구성된다. 단자(203A)는 프로그래머블 논리회로의 입/출력 단자에 접속되어 있다. 프로그래머블 논리회로와 외부와의 전체 신호의 입력 및 출력은 이 단자(203A)를 통해 이루어진다.
버퍼(203E)의 출력은 단자(203A)에 접속되어 있다. 다른 한편 버퍼(203F)의 입력단자는 단자(203A)에 접속되고, 버퍼(203E)의 입력은 단자(203B)에 접속되고, 버퍼(203F)의 출력단자는 단자(203D)에 접속되어 있다. 단자(203B)에는 논리셀(1)로부터 프로그래머블 논리회로의 외부로 출력하는 신호가 입력된다. 또한 단자(203D)에는 프로그래머블 논리회로의 외부로부터 논리셀(1)로 입력하는 신호가 입력된다. 입/출력 패드(203)의 방향제어용 단자(203C)에는 입/출력 패드(203)의 신호전파방향을 결정하는 제어신호가 공급된다.
이 제어신호는 버퍼(203E)에는 그대로 공급되고, 버퍼(203F)에는 공급되기 전에 반전된다. 따라서, 버퍼(203E,203F)중 하나가 온될때는 다른 하나는 오프된다.
다음에, 입/출력 패드(203)와 논리셀(1)을 접속하는 입/출력 경로(202)의 실시예를 제38도내지 제40도를 참조하여 동시에 설명한다.
제38도에 도시한 실시예에서, 입/출력 경로(202)를 구성하는 신호선은 루프형태로 설치되어 있고, 복수의 프로그래머블 스위치(SW)는 상기 루프내에 삽입되어 있다. 입/출력 패드(203)의 단자 (203B,203C,203D)는 노드 A,B,...중 임의의 노드에 접속되어 있다. 따라서, 예컨데 노드 A와 H간의 통신시간을 단축할 수 있다.
제39도에 도시한 실시예에서는 입/출력 경로(202)를 구성하는 하나의 신호선에 복수의 프로그래머블 스위치(SW)가 삽입되어 있다. 또한 노드 B와 노드 F 사이에는 프로그래머블 스위치(SW)가 삽입되어 있다.
입/출력 패드(203)의 단자(203B,203C,203D)는 노드 A,B,…중 임의의 노드에 접속되어 있다. 따라서, 노드 B와 F간의 통신시간을 단축할 수 있다.
제40도에 도시한 실시예에서, 복수의 프로그래머블 스위치(SW)는 입/출력 경로(202)를 구성하는 신호선에 삽입되어 있다. 또한 노드 B와 노드 F사이에는 고정배선이 제공된다. 입/출력 패드(203)의 단자(203B,203C,203D)는 노드 A,B,…중 임의의 노드에 접속되어 있다. 따라서, 노드 B와 F간의 통신시간을 단축할 수 있다.
제41도는 제38도에 도시하는 입/출력 경로(202)에 의한 입/출력 경로(203)와 논리셀(1)간의 접속의 제1실시예의 주요부를 도시하고 있다. 도면중에서 입/출력 경로(202)와, 입/출력 패드(203) 및 논리셀(1)을 접속하는 프로그래머블 스위치(SW)는 원형 마크로 나타내고, 입/출력 경로(202)내의 프로그래머블 스위치(SW)는 스위치 소자의 기호로 나타낸다. 본 실시예에서 4개의 입/출력 패드(203) 및 2개의 논리셀(1)은 입/출력 경로(202)중에 제공된 한쌍의 프로그래머블 스위치(SW)간에 접속되어 있다.
제42도는 제38도에 도시한 입/출력 경로(202)에 의한 입/출력 패드(203)와 논리셀(1)간의 접속의 제2실시예의 주요부를 도시하고 있다. 도면중에서 입/출력 경로(202)와, 입출력 패드(203) 및 논리셀(1)을 접속하는 프로그래머블 스위치(SW)는 원형 마크로 나타내고, 입/출력 경로(202)내의 프로그래머블 스위치(SW)는 스위치 소자의 기호로 나타낸다. 본 실시예에서, 2개의 입/출력 패드(203) 및 2개의 논리셀(1)은 입/출력 경로(202)중에 제공된 한쌍의 프로그래머블 스위치(SW)간에 접속되어 있다.
제43도는 제38도에 도시한 입/출력 경로(202)에 의한 입/출력 패드(203)와 논리셀(1)간의 접속의 제3실시예의 주요부를 도시하고 있다. 도면중에서 입/출력 경로(202)와, 입/출력 패드(203) 및 논리셀(1)을 접속하는 프로그래머블 스위치(SW)는 원형 마크로 나타내고, 입/출력 경로(202)내의 프로그래머블 스위치(SW)는 스위치 소자의 기호로 나타낸다. 본 실시예에서, 2개의 입/출력 패드(203) 및 4개의 논리셀(1)은 입/출력 경로(202)중에 제공된 한쌍의 프로그래머블 스위치(SW)간에 접속되어 있다.
다음에, 셀간 경로(202)의 각 실시예를 제44도 내지 제46도를 참조하여 상세히 설명한다. 또한 설명의 편의상 논리셀의 서브블럭(11)은 제7도에 도시한 구성을 가지며, 4개의 입력 및 하나의 출력을 갖는다.
제44도에 도시한 실시예에서, 셀간 경로(202)를 구성하는 상호배선(11-18,11'-18')은 빗살형의 프로그래머블 스위치(SW)를 통해 접속되어 있다. 예컨대 3개의 신호선(i1,i2,j1)으로 구성된 내부버스(210)는 프로그래머블 스위치(SW)를 통하여 논리셀(1)의 서브블럭(11)에 접속되어 있다. 보다 구체적으로 서브블럭(11)의 각 입력은 프로그래머블 스위치(SW)를 통하여 내부버스(210)의 신호선(i1,i2)의 적어도 한쪽에 접속되어 있다. 또한 서브블럭(11)의 출력은 내부버스(210)의 신호선(j1)에 고정적으로 접속되고, 각 신호선(j1)은 프로그래머블 스위치(SW)를 통하여 셀간 경로(204)의 각 상호배선(11-18,11'-18')과 접속되어 있다.
본 실시예에서, 전체 44개(=8+8+16+8+4)의 프로그래머블 스위치(SW)가 제공되어 있고, 서브블럭(11)의 각 입력 및 출력은 셀간 경로(204)의 상호배선(11-18,11'-18')중 임의의 상호배선에 접속가능하다. 즉, 내부버스(210)의 신호선의 수를 L로 하고, 논리셀(1)의 서브블럭(11)내에서 OR-AND 표현의 합의항 또는 곱의 항의수를 T로 하며, 서브블럭(11)의 출력수를 m으로 나타내면, 다음의 식 L≥T+m의 관계가 성립한다.
제44도에 나타낸 실시예에서, 두 OR회로(11e,11f)는 서브블럭(11)내에 설치되고, 합항의 수가 2이므로 상기 관계는 L≥2+1=3과 같다.
제45도에 나타낸 실시예에서, 상호배선(11-18 및 11'-18')은 빗살모양으로 프로그래머블 스위치(SW)를 통하여 결합된다. 어떠한 내부버스(210)도 제공되지 않으므로, 논리셀(1)의 서브블럭(11)의 출력은 하나의 단일선 및 프로그래머블 스위치(SW)를 통하여 서브블럭(11)의 입력에 결합된다. 특히, 서브블럭(11)의 입력 각각은 프로그래머블 스위치(SW)를 통하여 셀간 경로(204)의 상호배선(11-18 및 11'-18')중 최소한 하나에 결합된다. 또한 서브블럭(11)의 출력은 프로그래머블 스위치(SW)를 통하여 상호배선(11-18 및 11'-18')의 각각에 결합된다. 이 실시예에서, 총40(=(4+4+4+4)+16+8)개의 프로그래머블 스위치(SW)가 제공되고, 서브블럭(11)의 입력 및 출력의 각각은 셀간 경로(204)의 상호배선(11-18 및 11'-18')의 임의의 하나에 접속될 수 있다.
제46도는 제45도에 나타낸 서브블럭(11)의 각 입력의 접속점 및 상호배선(11-18 및 11'-18')을 도시한 사시도이다. 서브블럭(11)의 각 입력은 개개의 노드(11-18 및 11'-18')를 통하여 상호배선(11-18 및 11'-18')에 접속된다.
논리셀(1)의 서브블럭(11) 및 셀간 경로(204)의 상호배선(11-18 및 11'-18')이 소위 버스 배선시스템에 따라서 접속되면, 제47도에 도시한 바와 같이 서브블럭(11)의 각 입력 및 상호배선(11-18 및 11'-18')의 각각에 대하여 프로그래머블 스위치(SW)가 제공되어야만 한다. 이러한 이유로, 제47도에 나타낸 경우에 있어 48(=8×4+8)개의 프로그래머블 스위치(SW)가 요구된다. 그러나, 상호배선(11'-18')은 단지 특정 프로그래머블 스위치(SW1-SW8)를 통하여 접속될 수 있다. 게다가, 필요한 프로그래머블 스위치(SW)의 수는 제47도에 나타낸 경우의 필요한 스위치수에 비하여 감소될 수 있다. 그러므로, 제44도 및 제45도에 나타낸 실시예는 논리셀(1)을 상호접속하는 데 필요한 배선 및 프로그래머블 스위치(SW)에 의해 점유된 영역을 감소시킬 수 있다. 제44도에 나타낸 실시예에서, 논리셀(1)의 서브블럭(11)의 입력은 내부버스(210)를 사용함으로써 제한되지만, 제45도에 나타낸 실시예는 이러한 제한이 없다. 제45도에 나타낸 실시예에 따라, 논리셀(1)의 단자 사이에 있는 프로그래머블 스위치(SW)의 수는 제47도에 나타낸 경우에 비해 감소될 수 있고, 이 실시예에 의해 신호지연을 최소화할 수 있다.
상기 각각의 실시예에서, 프로그래머블 논리회로는 복수의 논리셀로 이루어진다고 기술되었다. 그러나, 모든 논리셀이 상기 구성을 갖도록 할 필요는 없다. 즉, 프로그래머블 논리회로에 의해 실현될 기능이 미리 알려진다면, 소정수의 종래 조합논리셀 및/또는 순차논리셀이 상기 구성을 갖는 논리셀에 부가하여 제공될 수 있다. 이 경우에, 사용될 조합논리셀 및/또는 순차논리셀의 수가 미리 알려져 있으므로, 논리셀의이용효율은 저하되지 않을 것이다.
다음, 종래의 프로그래머블 논리회로에 관련한 문제점을 제48도를 참조하여 설명하기로 한다. 제48도는 종래 FPGA의 기본셀에 포함된 논리회로의 구성을 나타낸 것이다. 기본셀은 실질상 상기 논리셀과 같다.
예를들면, 참고 문헌(IEEE Journal of Solid-State Circuits, vol. 24, No.3, June 1989)에서 제안된 논리회로(또는 논리 모듈 설계도)는 사용자가 프로그램할 수 있는 FPGA를 형성하는 기본셀에 적용될 수도 있다.
제48도에 나타낸 논리회로는 도시한 바와같이 접속되는 6개의 2-입력논리회로(제1-제6 AND회로)(AND1-AND6), 3개의 반전회로(제1-제3인버터)(IN1-IN3), 3개의 3-입력 OR회로(제1-제3 OR회로)(OR1-OR3), 하나의 2-입력 NOR회로(NOR1)및 하나의 버퍼회로(BUF)를 포함한다.
이 논리회로의 한 유닛의 기능에 의해, 예를들면 3-입력논리회로, 4-입력논리회로, 2-입력 배타적 OR회로, 지연(D)형 래치회로등을 실현하는 것이 가능하다. 게다가, 두개의 그러한 논리회로를 결합시키는 두 유닛의 기능에 의해 D 플립플롭을 실현하는 것이 가능하다.
배선영역이 논리회로 사이에 제공되고, 프로그램 포인트는 수직 및 수평방향으로 연장하고 각 회로에 이르는 배선의 교차점에 제공된다. 프로그램 포인트는 임의의 논리게이트가 사용자에 의해 실현될 수있도록 안티퓨즈 또는 퓨즈소자로 이루어진다. 시험제조 전자회로가 FPGA를 사용하여 제조될 경우, 이 회로의 동작이 검사되고, 그런후, 칩게이트 어레이가 대량생산의 기반을 갖추기 위해 재차 변경제조된다.
종래의 기본셀에 적용되는 제48도에 나타낸 논리회로에 따라, 제1제6 AND회로(AND1-AND6), 제1-제3인버터(IN1-IN3), 제1-제3 OR회로(OR1-OR3), NOR회로(NOR1) 및 버퍼회로(BUF)가 제공된다.
이러한 이유로, 기본셀을 형성하는 트랜지스터의 수가 많아진다는 문제점이 발생한다.
예컨데, 4개의 트랜지스터가 하나의 2-입력 논리곱회로를 형성하기 위해 사용된다면, 제1-제6 AND회로(AND1-AND6)를 형성하기 위해서는 24개의 트랜지스터가 필요하게 된다. 또한 두 트랜지스터가 하나의 반전회로를 형성하기 위해 사용된다면, 제1-제3인버터(IN1-IN3)를 형성하기 위해서는 6개의 트랜지스터가 필요하게 된다. 마찬가지로, 4개의 트랜지스터가 하나의 2-입력 OR회로 또는 하나의 2-입력 NOR회로를 형성하기 위해 사용된다면, 제1-제3인버터(OR1-OR3)를 형성하기 위해서는 12개의 트랜지스터가 필요하게 되고, NOR회로(NOR1)를 형성하기 위해서는 4개의 트랜지스터가 필요하게 된다. 더구나, 두 트랜지스터가 하나의 버퍼회로를 형성하기 위해 사용된다면, 버퍼회로(BUF)를 형성하기 위해서는 두개의 트랜지스터가 필요하게 된다. 결과로써, 총 48개의 트랜지스터가 기본셀내에 배열되어야만 한다.
그러므로, D 플립플롭을 형성하려 한다면, 두개의 유닛, 즉 두개의 논리회로가 D 플립플롭을 실현하기 위해 필요하므로, 최소한 96개의 트랜지스터를 배열할 필요가 있다.
게다가, 최소유닛을 형성하는 기본 매크로(논리회로)는 단지 3-입력논리회로, 4-입력논리회로, 2-입력배타적 OR회로 및 D형 래치 등의 특정 조합논리회로만을 실현할 수 있다. 이러한 이유로, 반전회로 및 2-입력 NAND회로등의 다수의 소형회로를 갖느 논리게이트를 실현할 경우 논리회로의 이용효율이 저하된다는 제2문제점이 있다.
다른 형태의 기본셀들이 또한 제안되어져 왔다. 이러한 제한된 기본셀들중 두 종류의 최소유닛, 즉 조합 논리회로를 실현하기 위한 트랜지스터쌍 타일부 및 플립플롭등을 실현하기 위한 RAM 논리타일부를 각각 갖는 두 종류의 기본셀을 사용하는 것이 제안되었다. 그러나, 프로그래머블 논리회로를 프로그래밍할 경우 두 종류의 기본 매크로가 필요하게 되고, 칩내에 제공된 두 종류의 기본 매크로의 사용율이 매우 상이하다면 기본 매크로의 이용효율은 제한된다.
한편, FPGA의 프로그래밍시간을 감소시키기 위해서는 기본셀을 형성하는 트랜지스터의 수 및 배선을 기본셀에 접속하는 프로그램 포인트의 수를 가능한한 적게 하는 것이 바람직하다. 더구나, 프로그래밍한 후 프로그램 포인트가 대략 50-500의 접촉저항을 가지므로, 트랜지스터의 고속동작을 실현하기 위해 프로그램 포인트의 수를 최소화할 필요가 있다.
이하에서는 상기 종래의 프로그래머블 논리회로의 다른 문제점을 극복하기 위한 본 발명에 따른 프로그래머블 논리회로의 추가 실시예를 설명하기로 한다. 특히, 후술될 실시예에서는 기본셀의 개선된 회로구성에 의해 트랜지스터의 수 및 프로그램 포인트의 수를 최소화할 수 있다. 그러므로, 여러 종류의 기본 논리회로는 기본셀의 조합을 이용하고 기본셀을 프로그래밍함으로써 실현될 수 있다.
우선, 본 발명에 따른 프로그래머블 논리회로의 제9내지 제20실시예 각각의 동작원리를 제49도 내지 제60도를 참조하여 설명하기로 한다.
제49도는 본 발명에 따른 프로그래머블 논리회로의 제9실시예의 동작원리를 설명하기 위한 도면이다. 제49도에 도시된 바와같이, 프로그래머블 논리회로는 제1-제4트랜지스터(T1-T4)와, 제1-제4트랜지스터(T1-T4) 및 배선을 결합하는 복수의 상이한 종류의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1-P14)를 포함한다. 제1-제4트랜지스터(T1-T4) 각각의 게이트(G)는 입력배선(Lin)에 접속된다. 제1-제4트랜지스터(T1-T4)의 소스 또는 드레인의 인출전극(SD1-SD6)은 제1 및 제2전원선(VDD 및 VSS)중 선택된 전원선, 제1 및 제2출력배선(Lout1 및 Lout2), 제1 및 제2고전위측 프로그래머블 스위치(PD1 및 PD2)중 대응하는 스위치를 통하여 제1 및 제2고전위측 보호배선(LP1 및 LP2) 또는 제1 및 제2저전위측 보호배선(LN1 및 LN2), 제1 및 제2저전위측 프로그래머블 스위치(PS1 및 PS2), 제1-제4프로그래머블스위치(P1-P14)에 결합된다.
제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1)은 제1고전위측 프로그래머블 스위치(PD1)를 통하여 제1전원선(VDD), 제1프로그래머블 스위치(P1)를 통하여 제2출력배선(Lout2), 제2프로그래머블 스위치(P2)를 통하여 제1출력배선(Lout1), 제1고전위측 보호배선(LP1)에 접속된다. 제1 및 제2트랜시스터(T1 및 T2)의 소스 또느 드레인 인출전극(SD2)는 제2고전위측 프로그래머블 스위치(PD2)를 통하여 제1전원선(VDD), 제3프로그래머블 스위치(P3)를 통하여 제1출력배선(Lout1)에 결합된다. 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제4프로그래머블 스위치(P4)를 통하여 제1출력배선(Lout1), 제5프로그래머블 스위치(P5)를 통하여 제2출력배선(Lout2), 제6프로그래머블 스위치(P6)를 통하여 제1고전위측 보호배선(LP1)에 결합된다.
제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4)은 제1저전위측 프로그래머블 스위치(PS1)를 통하여 제2전원선(VSS), 제8프로그래머블 스위치(P8)를 통하여 제1출력배선(Lout1), 제9프로그래머블 스위치(P9)를 통하여 제2출력배선(Lout2), 제1저전위측 보호선(LN1)에 결합된다. 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD5)은 제2저전위측 프로그래머블 스위치(PS2)를 통하여 제2전원선(VSS), 제10프로그래머블 스위치(P10)을 통하여 제2출력배선(Lout2)에 결합된다. 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제11프로그래머블 스위치(P11)를 통하여 제2출력배선(Lout2), 제12프로그래머블 스위치(P12)를 통하여 제1출력배선(Lout1), 제13프로그래머블 스위치(P13)를 통하여 제1저전위측 보호선(LN1)에 결합된다.
제1출력배선(Lout1)은 제7프로그래머블 스위치 (P7)를 통하여 고전위측 보호선(LP2)에 결합된다. 제2출력배선(Lout2)은 제14프로그래머블 스위치(P14)를 통하여 제2저전위측 보호선(LN2)에 결합된다.
제9실시예에 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 18개의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1-P4)로 이루어진다. 예컨대, 퓨즈소자, 안티퓨즈소자, 제1 및 제2고전위측 프로그래머블 스위치(PD1 및 PD2)를 형성하는 p형 또는 n형 전계효과 트랜지스터, 제1 및 제2저전위측 프로그래머블 스위치(PS1 및 PS2)를, 제4 및 제12프로그래머블 스위치(P4 및 P12)에 대하여 프로그래밍이 행해진다. 이 프로그래밍에 의해, 제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1) 및 제1전원선(VDD)은 제1고전위측 프로그래머블 스위치(PD1)를 통하여 결합된다. 게다가, 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD2) 및 제1전원선(VDD)은 제2고전위측 프로그래머블 스위치(PD2)를 통하여 결합된다.
게다가, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3) 및 제1출력배선(Lout1)은 제4프로그래머블 스위치(P4)를 통하여 결합된다. 제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4) 및 제2전원선(VSS)은 제1저전위측 프로그래머블 스위치(PS1)를 통하여 결합된다. 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD5) 및 제2전원선(VSS)은 제2고전위측 프로그래머블 스위치(PS2)를 통하여 결합된다. 게다가, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6) 및 제1출력배선(Lout1)은 제12프로그래머블 스위치(P12)를 통하여 결합된다.
따라서, P형 전계효과 트랜지스터인 제2트랜지스터(T2) 및 n형 전계효과 트랜지스터인 제4트랜지스터(T4)에 의하여 반전회로를 형성하는 것이 가능하다. 이것은 총 18개의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1-P14)를 적당히 프로그래밍함으로써, 4개의 트랜지스터(T1-T4)에 의하여 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로 및 2-입력 NOR회로등의 기본 논리셀을 형성하는 것이 가능하다는 것을 의미한다.
게다가, 적당히 프로그래밍함으로써, 즉 제7 및 제14프로그래머블 스위치(P7 및 P14)를 선택적으로 턴온함으로써, 제1출력배선(Lout1) 및 제2출력배선(Lout2)을 수직방향에 존재하는 기본셀에 결합하는 것이 가능하다.
제50도는 본 발명에 따른 프로그래머블 논리회로의 제10실시예의 동작원리를 설명하기 위한 도면이다. 제50도에서, 제49도의 대응하는 부분과 동일한 부분들은 동일 참조부호로 표기하고, 그 설명은 생략하였다.
제50도에 도시한 바와같이, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제3고전위측 프로그래머블 스위치(PD3)를 통하여 제1전원선(VPD)에 결합된다. 게다가, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제3저전위측 프로그래머블 스위치(PS3)를 통하여 제2전원선(VSS)에 결합된다.
이 제10실시예에 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 20개의 프로그래머블 스위치(PD1-PD3,PS1-PS3 및 P1-P414)로 이루어진다. 예컨대, 퓨즈소자, 안티퓨즈소자, 제1 및 제3고전위측 프로그래머블 스위치(PD1 및 PD3)를 형성하는 p형 또는 n형 전계효과 트랜지스터, 기본셀내의 제1저전위측 프로그래머블 스위치(PS1)와 제3 및 제12프로그래머블 스위치(P3 및 P12)를 정당히 프로그래밍함으로써, 기본셀에 의해 2-입력 NAND회로를 형성하는 것이 가능하다.
그러므로, 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비해 2만큼 증가할지라도, 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로등을 형성하는 것이 가능해진다.
제51도는 본 발명에 따른 프로그래머블 논리회로의 제11실시예의 동작원리를 설명하기 위한 도면이다. 제51도에서, 제49도의 대응부분과 동일한 부분들은 동일 참조부호로 표기하고, 그 설명은 생략하였다.
제51도에 도시한 바와 같이, 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD1 및 SD3) 사이에 결합된다. 게다가, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4 및 SD6) 사이에 결합된다.
이 제7실시예에 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P14,PB1 및 PB2)로 이루어진다. 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD1 및 SD3)은 제1출력배선(Lout1)을 통하지 않고 제1바이패스 프로그래머블 스위치(PB1)에 의해 직접 접속될 수 이다. 마찬가지로, 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4 및 SD6)은 제2출력배선(Lout2)을 통하지 않고 제2바이패스 프로그래머블 스위치(PB2)에 의해 직접 접속될 수 있다.
그러므로, 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비해 2만큼 증가할지라도, 4-입력 AND-OR 반전회로, 6-입력 AND-OR 반전회로 등을 형성하기 위해 2개 또는 3개의 기본셀을 접속할 경우 제1 및 제2바이패스 프로그래머블 스위치(PB1 및 PB2)를 효율적으로 사용하는 것이 가능하다.
재52도는 본 발명의 프로그래머블 논리회로의 제12실시예의 동작원리를 설명하기 위한 도면이다. 제52도에서, 제49도의 대응하는 부분과 동일한 부분들은 동일 참조부호로 표기하고, 그 설명은 생략하였다.
제52도에 도시한 바와 같이 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제3고전위측 프로그래머블 스위치(PD3)을 통하여 제1전원선(VDD)에 결합된다. 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제3저전위측 프로그래머블 스위치(PS3)을 통하여 제2전원선(VSS)에 결합된다. 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인전극(SD1 및 SD3)사이에 결합된다. 게다가, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4 및 SD6) 사이에 결합된다.
이 제12실시예에 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 22개의 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P14,PB1 및 PB2)로 이루어진다. 예컨대, 퓨즈소자, 안티퓨즈소자, 제1 및 제3고전위측 프로그래머블 스위치(PD1 및 PD3)를 형성하는 p형 또는 n형 전계효과 트랜지스터, 기본셀내의 제1저전위측 프로그래머블 스위치(PS1) 및 제3 및 제12프로그래머블 스위치(P3 및 P12)를 적당히 프로그래밍함으로써, 기본셀에 의해 2-입력 NAND회로를 형성하는 것이 가능하다.
그러므로, 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비해 4만큼 증가할지라도, 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로등을 형성하는 것이 가능해진다. 게다가, 두개의 기본셀을 접속함으로써, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로등을 형성하는 것이 가능하다. 또한, 3개의 기본셀을 접속함으로써 6-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다.
제9 내지 제12실시예에 따르면, 예컨대, 제1 및 제2트랜지스터(T1 및 T2)는 P형 전계효과 트랜지스터이고, 제3 및 제4트랜지스터(T3 및 T4)는 n형 전계효과 트랜지스터이다. 게다가, 예컨대, 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P14,PB1 및 PB2)는 퓨즈소자, 안티퓨즈소자, P형 또는 n형 전계효과 트랜지스터 등이다.
제53도는 본 발명에 따른 프로그래머블 논리회로의 제13실시예의 동작원리를 설명하기 위한 도면이다.
제53도에 도시한 바와 같이, 프로그래머블 논리회로는 제1-제4트랜지스터(T1-T4), 제1 내지 제4트랜지스터(T1-T4) 및 배선을 결합하는 복수의 여러종류의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16)를 포함한다. 제1 내지 제4트랜지스터(T1-T4)의 게이트(G)는 입력배선(Lin)에 접속된다. 제1 내지 제4트랜지스터(T1-T4)의 소스 또는 드레인 인출전극(SD1-SD6)은 제1 및 제2전원선(VDD 및 VSS)중 선택된 전원선, 제1 및 제2출력배선(Lout1 및 Lout2), 제1 및 제2고전위측 프로그래머블 스위치(PD1 및 PD2)의 대응하는 스위치를 통하여 제1 및 제2고전위측 보호배선(LP1 및 LP2)또는 제1 및 제2저전위측 보호배선(LN1 및 LN2), 제1 및 제2저전위측 프로그래머블 스위치(PS1 및 PS2), 제 1내지 제16프로그래머블 스위치(P1-P16)에 결합된다.
제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1)은 제1고전위측 프로그래머블 스위치(PD1)를 통하여 제1전원선(VDD), 제1 프로그래머블 스위치(P1)를 통하여 제2고전위측 보호배선(LP2), 제2프로그래머블 스위치(P2)를 통하여 제2고전위측 보호배선(LP2), 제1고전위측 보호배선(LP1)에 결합된다. 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD2)은 제2고전위측 프로그래머블 스위치(PD2)를 통하여 제1전원선(VDD), 제3프로그래머블 스위치(P3)를 통하여 제2고전위측 보호배선(LP2)에 결합된다. 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제4프로그래머블 스위치(P4)를 통하여 제2고전위측 보호배선(LP2), 제5프로그래머블 스위치(P5)를 통하여 제2저전위측 보호배선(LN2), 제6프로그래머블 스위치(P6)를 통하여 제1고전위측 보호배선(LP1)에 결합된다. 제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4)은 제1저전위측 프로그래머블 스위치(PS1)를 통하여 제2전원선(VSS), 제8프로그래머블 스위치(P8)를 통하여 제2고전위측 보호배선(LP2), 제9프로그래머블 스위치(P9)를 통하여 제2저전위측 보호배선(LN2), 제1저전위측 보호배선(LN1)에 결합된다.
제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD5)은 제2저전위측 프로그래머블 스위치(PS2)를 통하여 제2전원선(VSS), 제10프로그래머블 스위치(P10)을 통하여 제2고전위측 보호배선(LP2)에 결합된다. 제4트랜지스터(T4)의 소스 도는 드레인 인출전극(SD6)은 제11프로그래머블 스위치(P11)를 통하여 제2저전위측 보호배선(LN2), 제12프로그래머블 스위치(P12)를 통하여 제2고전위측 보호배선(LP2), 제13프로그래머블 스위치(P13)를 통하여 제1저전위측 보호배선(LN1)에 결합된다.
제2고전위측 보호배선(LP2)은 제7프로그래머블 스위치(P7)에 접속된다. 제2저전위측 보호배선(LN)은 제14프로그래머블 스위치(P14)에 접속된다. 제2고전위측 보호배선(LP2)은 제15프로그래머블 스위치(P15)를 통하여 제1출력배선(Lout1)에 결합된다. 게다가, 제2저전위측 보호배선(LN2)은 제16프로그래머블 스위치(P16)를 통하여 제2출력배선(Lout2)에 결합된다.
제13실시예에 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1-P16)로 이루어진다. 제15 및 제16프로그래머블 스위치(P15 및 P16)를 턴온하기 위해 적당히 프로그래밍을 실행함으로써, 제2고전위측 보호배선(LP2) 및 제1출력배선(Lout1)에 접속하고 제2저전위측 보호배선(LN2) 및 제2출력배선(Loun2)에 접속하는 것이 가능하다. 게다가, 제15 및 제16프로그래머블 스위치(P15 및 P16)를 턴오프하기 위해 적당히 프로그래밍을 실행함으로써, 제1 및 제2출력배선(Lout1 및 Lout2)이 통과배선기능을 갖도록 하는 것이 가능하다. 수평방향으로 기본셀을 바이패스하는 배선에 관련하는 통과배선기능은 수평방향으로 인접한 기본셀과 교통하도록 하거나 배선거리를 최소화할 경우 효과적으로 사용된다.
그러므로, 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치수에 비해 2만큼 증가할지라도, 통과배선기능을 이용하는 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로 등을 형성하는 것이 가능해진다. 게다가, 두개의 기본셀을 접속함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다. 또한, 3개의 기본셀을 접속함으로써 6-입력 AND-OR 반전회로등을 형성하는 것이 가능하다.
제54도는 본 발명에 따른 프로그래머블 논리회로의 제14실시예의 동작원리를 설명하기 위한 도면이다. 제54도에서, 제53도의 대응하는 부분과 동일한 부분들은 동일 참조부호로 표기하고, 그 설명은 생략하였다.
제54도에 도시한 바와 같이, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제3고전위측 프로그래머블 스위치(PD3)를 통하여 제1전원선(VDD)에 결합된다. 게다가, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제3저전위측 프로그래머블 스위치(PS3)를 통하여 제2전원선(VSS)에 결합된다.
이 제14실시예에 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 22개의 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P16)으로 이루어진다. 제13실시예와 마찬가지로, 제1 및 제2출력배선(Lout1 및 Lout2)은 프로그래머블 스위치(P15 및 P16)를 턴오프하기 위해 제15 및 제16프로그래머블 스위치(P15 및 P16)를 적당히 프로그래밍함으로써 통과배선기능을 갖도록 제조될 수 있다.
그러므로, 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비해 4만큼 증가할지라도, 제13실시예와 유사한 통과배선기능을 이용함으로써 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로등을 형성하는 것이 가능해진다. 2개의 기본셀을 접속함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4- 입력 NOR회로, 4-입력 AND-OR반전회로등을 형성하는 것이 가능하다. 또한, 3개의 기본셀을 접속함으로써 6-입력 AND-OR회로등을 형성하는 것이 가능하다.
제55도는 본 발명에 따른 프로그래머블 논리회로의 제15실시예의 동작원리를 설명하기 위한 도면이다. 제55도에서, 제53도의 대응하는 부분과 동일한 부분들은 동일 참조부호로 표기하고, 그 설명은 생략하였다.
제55도에 도시한 바와 같이, 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD1 및 SD3)사이에 결합된다. 게다가, 제2바이패스 프로그래머블 스위치(PB3)는 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4 및 SD6)사이에 결합된다.
제15실시예를 따르면, 최소유닛을 형성하는 기본셀은 4개의 트랜지스터(T1-T4) 및 총 22개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16,PB1 및 PB2)로 이루어진다. 상기 제11실시예와 마찬가지로, 제1및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD1 및 SD3)은 제2고전위측 보호배선(LP2)을 통하지 않고 제1바이패스 프로그래머블 스위치(PB1)에 의해 직접 접속될 수 있다. 마찬가지로, 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4 및 SD6)은 제2저전위측 보호배선(LN2)을 통하지 않고 제2바이패스 프로그래머블 스위치(PB2)에 의해 직접 접속될 수 있다.
그러므로, 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비해 4만큼 증가 할지라도, 제13실시예와 유사한 통과배선기능을 이용함으로써 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로등을 형성하는 것이 가능해진다. 게다가, 두개의 기본셀을 접속함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다. 또한, 3개의 기본셀을 접속함으로써 6-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다.
제56도는 본 발명에 따라 프로그래머블 논리회로의 제16실시예의 동작원리를 설명한 도면이다. 제56도에 있어서, 제53도의 대응부분과 동일한 대응부분들은 동일한 도면 참조부호로 표시되며 그에 대한 설명은 생략하기로 한다.
제56도에 도시된 바와 같이, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제3고전위측 프로그래머블 스위치(PD3)를 통해 제1전원선(VDD)에 결합한다. 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제3저전위측 프로그래머블 스위치(PS3)를 통해 제2전원선(VSS)에 결합된다. 또한, 제1 바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된다. 이와 마찬가지로, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다.
제16실시예에 따라, 최소유니트를 형성하는 기본셀은 4개의 트랜지스터(T1∼T4)와 총 24개의 프로그래머블 스위치(PD1∼PD3,PS1∼PS3,P1∼P16,PB1 및 PB2)로 구성되어 있다. 전술한 제12실시예와 유사하게 예컨대 퓨즈소자, 안티퓨즈(antifuse)소자, 또는 제1 및 제3고전위측 프로그래머블 스위치(PD1 및 PD3), 제1저전위측 프로그래머블 스위치(PS1) 및 기본셀내의 제3 및 제12프로그래머블 스위치(P3 및 P12)를 형성하는 P형 또는 n형 자계효과 트랜지스터를 적절히 프로그래밍함으로써 기본셀에 의해 2-입력 NAND회로를 형성하는 것이 가능하다.
따라서, 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비해 4개가 증가하더라도 제13실시예와 유사한 통과배선(through-wiring)기능을 이용함으로서 파워형 반전회로, 전송게이트회로, 2-입력 NAND회로 및 2-입력 NOR회로등을 형성하는 것이 가능해진다. 또한, 2개의 기본셀을 연결함으로써, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로 및 4-입력 AND-OR 반전회로등을 형성하는 것이 가능하다. 더욱이, 3개의 기본셀을 연결함으로써 6-입력 AND-OR 반전회로를 형성하는 것이 가능하다.
제13∼16실시예에 따라, 예컨대 제1 및 제2트랜지스터(T1 및 T2)는 P형 자계효과 트랜지스터이고, 제3 및 제4트랜지스터(T3 및 T4)는 n형 자계효과 트랜지스터이다. 또한, 프로그래머블 스위치(PD1∼PD3,PS1∼PS3,P1∼P14,PB1 및 PB2)는 퓨즈소자, 안티퓨즈소자, P형 또는 N형 자계효과 트랜지스터등이다.
제57도는 본 발명에 따른 프로그래머블 논리회로의 제17실시예의 동작원리를 설명한 도면이다.
제57도에 도시된 바와 같이, 프로그래머블 논리회로는 제1∼제8트랜지스터(T1∼T8) 및, 제1∼제8트랜지스터(T1∼T8)와 배선을 결합하는 다수의 여러 종류의 프로그래머블 스위치(PD1∼PD4,PS1∼PS4 및 P1∼P22)를 구비한다. 제1∼제8트랜지스터(T1∼T8) 게이트(G)는 입력배선(Lin)에 연결된다. 제1∼제8트랜지스터(T1∼T8)의 소스 또는 드레인 인출전극(SD1∼SD12)은 제1∼4고전위측 프로그래머블 스위치(PD1∼PD4), 제1∼제4저전위측 프로그래머블 스위치(PS1∼PS4) 및 제1∼제22프로그래머블 스위치)P1∼P22)중 대응 스위치를 경유해 제1 및 전원선(VDD 및 VSS)과 제1 및 제2출력배선(Lout1 및 Lout2)중 선택된 것에 결합된다.
본 실시예에서, 제1트랜지스터(T1)의 소스 또는 드레인 인출전국(SD1)은 제1고전위측 프로그래머블 스위치(PD1)를 통해 제1전원선에 제1프로그래머블 스위치(P1)를 통해 제2출력배선(Lout2)에, 그리고 제2프로그래머블 스위치(P2)를 통해 제1출력배선(LouT1)에 결합한다. 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극 제1 및 (SD2)은 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제1출력배선(Lout1)에 결합된다.
제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제4프로그래머블 스위치(P4)를 통해 제1출력배선(Lout1)에 제5프로그래머블 스위치(P5)를 통해 제2출력배선(Lout2)에, 제6프로그래머블 스위치(P6)를 통해 제3트랜지스터(T2)의 소스 또는 드레인 인출전극(SD4)에 결합된다. 제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4)는 제3고전위측용 프로그래머블 스위치(PD3)를 통해 제1전원선(VDD)에, 제7프로그래머블 스위치(P7)를 통해 제2출력배선(Lout2)에, 그리고 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout1)에 결합된다.
제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극은 제4고전위측 프로그래머블 스위치(PD4)를 통해 제1전원선(VDD)에, 제9프로그래머블 스위치(P9)를 통해 제1출력배선(Lout1)에 결합된다. 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제10프로그래머블 스위치(P10)를 통해 제1출력배선(Lout1)에, 그리고 제11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout2)에 결합된다.
제5트랜지스터(T5)의 소스 또는 드레인 인출전극(SD7)은 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에, 제12프로그래머블 스위치(12)를 통해 제1출력배선(Lout1)에, 제13프로그래머블 스위치(P13)를 통해 제2출력배선(Lout2)에 결합된다. 제5 및 제6트랜지스터(T5 및 T6)의 소스 또는 드레인 인출전극(SD8)은 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제14프로그래머블 스위치(P14)를 통해 제2출력배선(Lout2)에 결합된다.
제6트랜지스터의 소스 또는 드레인 인출전극(SD9)는 제15프로그래머블 스위치(P15)를 통해 제2출력배선(Lout2)에, 제16프로그래머블 스위치(P16)를 통해 제1출력배선(Lout1)에, 그리고 제17프로그래머블 스위치(P17)를 통해 제7트랜지스터(T7)의 소스 또는 드레인 인출전극(SD10)에 결합된다.
제7트랜지스터(T7)의 소스 또는 드레인전극(SD10)은 제3저전위측용 프로그래머블 스위치(PS3)를 통해 제2전원서(VSS)에, 제8프로그래머블 스위치(P18)을 통해 제1출력배선(Lout1)에, 그리고 제9프로그래머블 스위치(P19)를 통해 제2출력배선(Lout2)에 결합된다.
제7 및 제8트랜지스터(T7 및 T8)의 소스 또는 드레인 인출전극(SD11)은 제4저전위측 프로그래머블 스위치(PS4)를 통해 제2전원선(VSS)에, 그리고, 제20프로그래머블 스위치(P20)을 통해 제2출력배선(Lout2)에 결합된다. 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)은 제21프로그래머블 스위치(P21)를 통해 제2출력배선(Lout2)에 , 그리고 제22프로그래머블 스위치(P22)를 통해 제1출력배선(Lout1)에 결합된다.
전술된 제9∼제16실시예는 비교적 작은 규모를 갖는 논리게이트회로를 형성하는데 적합하다. 반면에, 제17∼제20실시예는 비교적 규모의 논리게이트회로를 형성하는데 적합하다.
본 제17실시예에 따르면, 최소유닛을 형성하는 기본셀은 8개의 트랜지스터(T1∼T8) 및, 전체 30개의 프로그래머블 스위치(PD1∼PD4,PS1∼PS4 및 P1∼P22)로 구성된다. 퓨즈, 안티퓨즈소자 또는 제1, 제2 및 제4고전위측 프로그래머블 스위치(PD1,PD2 및 PD4), 제1 및 제2저전위측 프로그래머블 스위치(PS1 및 PS2)와 기본셀내에 있는 제4, 제8, 제10, 제17 및 제22프로그래머블 스위치(P4,P8,P10,P17 및 P22)가 적절히 프로그래밍된다.
따라서, 제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1)과 제1전원선(VDD)은 제1고전위측 프로그래머블 스위치(PD1)를 통해서 연결되고, 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD2)과 제1전원선(VDD)은 제2고전원측용 프로그래머블 스위치(PD2)를 통해서 연결된다.
또한, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제4프로그래머블 스위치(P4)를 통해 제1출력배선(Lout1)에 연결되고, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD4)은 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout1)에 연결된다.
더욱이, 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD5)은 제4고전위측 프로그래머블 스위치(PD4)를 통해 제1전원선(VDD)에 연결되고, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)은 제10프로그래머블 스위치(P10)를 통해 제1출력배선(Lout1)에 연결된다.
또한, 제5트랜지스터(T5)의 소스 또는 드레인 인출전극(SD7)은 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에 연결되고, 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD8)은 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에 연결된다.
또한, 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)은 제17프로그래머블 스위치(P17)을 통해 제7트랜지스터(T7)의 소스 또는 드레인 인출전극(SD1)에 연결되고, 제8트랜지스터(T8)의 소스 또는 인출전극(SD12)은 제22프로그래머블 스위치(P22)를 통해 제1출력배선(Lout1)에 연결된다.
따라서 P형 자계효과 트랜지스터인 제1∼제4트랜지스터(T1∼T4) 및, n형 자계효과 트랜지스터인 제5∼제8트랜지스터(T5∼T8)로부터 3-입력 NAND회로 형성하는 것이 가능하다.
이에따라, 전체 30개의 프로그래머블 스위치(PD1∼PD4,PS1∼PS4 및 P1∼P22)를 적절히 프로그래밍함으로써, 3-입력 NAND회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로, 4-입력 AND-OR 반전회로를 기본셀의 8개의 트랜지스터(T1∼T8)로부터 형성하는 것이 가능하다.
제58도는 본 발명에 따라 프로그래머블 논리회로의 제18실시예의 동작원리를 설명하는 도면이다. 제58도에 있어서, 제57도의 대응 부분과 동일한 대응 부분은 동일한 도면 참조부호로 표시되고, 그에 대한 설명은 생략하기로 한다.
제58도에 도시된 바와 같이, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)은 제5고전위측 프로그래머블 스위치(PD5)를 통해 제1전원선(VDD)에 결합된다. 제5트랜지스터(T4)의 소스-드레인 인출전극(SD6)은 제6고전위측 프로그래머블 스위치(PD6)를 통해 제1전원선(VDD)에 결합된다. 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)는 제5저전위측 프로그래머블 스위치(PS5)를 통해 제2전원선(VSS)에 결합된다. 또한, 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)는 제6저전위측 프로그래머블 스위치(PS6)를 통해 제2전원선(VSS)에 결합된다.
제18실시예에 따라, 최소유닛을 형성하는 기본셀은 8개의 트랜지스터(T1∼T8) 및, 전체 34개의 프로그래머블 스위치(PD1∼PD6,PS1∼PS6 및 P1∼P22)로 구성된다. 예컨대, 퓨즈소자, 안티퓨즈소자 또는, 제1, 제3, 제5 및 제6고전위측 프로그래머블 스위치(PD1,PD3,PD5 및 PD6), 제1저전위측 프로그래머블 스위치(PS1)와 기본셀내에 있는 제3, 제9, 제17 및 제22프로그래머블 스위치(P3,P9,P17 및 P22)를 형성하는 P형 또는 n형 자계효과 트랜지스터를 적절히 프로그래밍함으로써, 기본셀에 의해 4-입력 NAND회로를 형성하는 것이 가능하다.
따라서, 비록 프로그래머블 스위치의 수가 제17실시예의 프로그래머블 스위치의 수에 비해 4만큼 증가하더라도, 전체 34개의 프로그래머블 스위치(PD1∼PD6,PS1∼PS6 및 P1∼P22)를 적절히 프로그래밍함으로써 8개의 트랜지스터(T1∼T8)로부터 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로 및 3-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다.
제59도는 본 발명에 따라, 프로그래머블 논리회로의 제19실시예의 동작원리를 설명한 도면이다. 제59도에 있어서, 제57도의 대응 부분과 동일한 대응 부분은 동일한 도면 참조번호로 표시하고, 그에 대한 설명은 생략하기로 한다.
제59도에 도시한 바와 같이 제1바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합된다. 또한, 제3바이패스 프로그래머블 스위치(PB3)는 제5 및 제6트랜지스터(T5 및 T7)의 소스 도는 드레인 인출전극(SD7,SD9) 사이에 결합되고, 제4바이패스 프로그래머블 스위치(PB4)는 제7 및 제8 트랜지스터(T7 및 T8)의 소스 또는 드레인 인출전극(SD10,SD12)사이에 결합된다.
제19실시예에 따라, 최소유닛을 형성하는 기본셀은 8개의 트랜지스터(T1∼T8) 및 전체 34개의 프로그래머블 스위치(PD1∼PD4,PS1∼PS1,PB1∼PB4 및 P1∼P22)로 구성된다. 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD1 및 SD3)은 제1출력배선(Lout1)을 통하지 않고 제1바이패스 프로그래머블 스위치(PB1)에 의해 직접 연결될 수 있다. 이와 마찬가지로, 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4,SD6)은 제1출력배선(Lout1)을 통하지 않고 제2바이패스 프로그래머블 스위치(PB2)에 의해 직접 연결될 수 있다.
제5 및 제6트랜지스터(T5 및 T6)의 소스 또는 드레인 인출전극(SD7 및 SD9)은 제2출력배선(Lout2)을 경유하지 않고 제3바이패스에 프로그래머블 스위치(PB3)에 의해 직접 연결될 수 있다. 이와 마찬가지로, 제7 및 제8트랜지스터(T7,T8)의 소스 또한 드레인 인출전극(SD10 및 SD12)은 제2출력배선(Lout2)를 통하지 않고 제4바이패스 프로그래머블 스위치(PB4)에 의해 연결될 수 있다.
따라서, 비록 프로그래머블 스위치의 수가 제17실시예의 프로그래머블 스위치의 수에 비해 4가 증가되더라도, 전체 34개의 프로그래머블 스위치(PD1∼PD4,PS1∼PS1,PB1∼PB4 및 P1∼P22)를 적절히 프로그래밍 함으로써, 기본셀의 8개 트랜지스터(T1∼T8)로부터 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로, 4-입력 AND-OR 반전회로, 반전회로 등을 형성하는 것이 가능하다.
제60도는 본 발명에 따라 프로그래머블 논리회로의 제20실시예의 동작원리를 설명한 도면이다. 제60도에 있어서, 제57도의 대응 부분과 동일한 대응 부분들은 동일한 도면 참조부호로 표시하고 그에 대한 설명은 생략하기로 한다.
제60도 도시된 바와 같이, 제2트랜지스터(T2)의 소스 또한 드레인 인출전극(SD3)은 제5고전위측 프로그래머블 스위치(PD5)를 통해 제1전원선(VDD)에 결합된다. 제4트랜지스터(T4)소스 또는 드레인 인출전극(SD6)은 제6고전위측 프로그래머블 스위치(PD6)를 통해 제1전원선(VDD)에 결합된다. 제6트랜지스터(T6)의 소스 또한 드레인 인출전극(SD9)은 제5저전위측 프로그래머블 스위치(PC5)를 통해 제2전원선(VSS)에 결합된다. 또한, 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)은 제6저전위측 프로그래머블 스위치(PS6)를 통해 제2전원선(VSS)에 결합된다. 더우기, 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(T1 및 T2)의 소스 또는 드레인 인출전극(SD1,SD3) 사이에 결합되고, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(T3 및 T4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다. 또한 제3바이패스 프로그래머블 스위치(PB3)는 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD7,SD9) 사이에 결합되고, 제4바이패스 프로그래머블 스위치(PB4)는 제7 및 제8트랜지스터(T7,T8)의 소스 또느 드레인 인출전극(SD10,SD12) 사이에 결합된다. 제20실시예에 따라, 최소유닛을 형성하는 기본셀은 8개의 트랜지스터(T1∼T8) 및 전체 38개의 프로그래머블 스위치(PD1∼PD6,PS1∼PS6,PB1∼PB4 및 P1∼P22)로 구성된다. 예컨대, 퓨즈소자, 안티퓨즈소자 또는 제3고전위측 프로그래머블 스위치(PD3), 제2저전위측 프로그래머블 스위치(PS2), 제1, 제3, 제10, 제13 및 제18프로그래머블 스위치(P1,P3,P10,P13 및 P18) 및 기본셀내에 있는 제1 및 제4바이패스 프로그래머블 스위치(PB1,PB4)를 형성하는 P형 또는 n형 자계효과 트랜지스터를 적절히 프로그래밍함으로써 기본셀에 의해 4-입력 AND-OR 반전회로를 형성하는 것이 가능하다.
따라서, 프로그래머블 스위치의 수가 제17실시예의 프로그래머블 스위치의 수에 비해 8이 증가하더라도, 전체 38개의 프로그래머블 스위치(PD∼PD6,PS1∼PS6,PB1∼PB4 및 P1∼P22)를 적절히 프로그래밍함으로서, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로, 4-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다.
제17∼20실시예에 따라, 예컨대 제1∼4트랜지스터(T1∼T4)는 P형 자계효과 트랜지스터이고, 제5∼제8트랜지스터(T5∼T8)는 n형 자계효과 트랜지스터이다. 또한, 프로그래머블 스위치(PD1∼PD6,PS1∼PS6,P1∼P22 및 PB1∼PB4)는 예컨대, 퓨즈소자, 안티퓨즈소자, P형 또는 n형 자계효과 트랜지스터이다.
다음으로 본 발명의 프로그래머블 논리회로의 제21실시예에 따라, 전술한 제9∼제12실시예중 어느 하나의 구성을 갖는 두개 또는 그 이상의 기본셀이 연결되어 여러 종류의 논리회로를 형성한다.
제21실시예에 따라, 예컨데, 제9∼제12실시예에 따라 기본셀을 적절히 결합함으로서 4개의 전송게이트회로 및 8개의 반전회로로부터 D 플립-플롭회로를 형성하는 것이 가능하다. 또한 이런 경우에 전체 트랜지스터의 수는 4개의 전송게이트회로를 형성하는 16개의 트랜지스터 및 8개의 반전회로를 형성하는 32개의 트랜지스터를 포함하여 48개이다. 따라서, 종래 경우에 요구되는 트랜지스터 수의 대략 절반을 이용하여 D 플립-플롭을 형성하는 것이 가능하다. 두 종류의 기본셀 즉 트랜지스터쌍 타일부 및 RAM 논리타일부가 최소유닛으로 제공되는 종래 경우에 비해, D 플립-플롭은 제9∼제12실시예에 따라 보다 쉽게 기본셀을 결합함으로써 형성될 수 있다. 따라서, 기본셀의 향상된 이용효율이 기대된다.
다음으로 본 발명의 프로그래머블 논리회로의 제22실시예에 따라 전술된 제13∼제16실시예중 어느 한 구성을 갖는 둘 또는 그 이상의 기본셀이 연결되어 여러 종류의 논리회로를 형성한다.
제22실시예에 따라, 제13∼제16실시예에 따라 기본셀을 결합하고 통과배선기능을 이용하므로써, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로를 형성하는 것이 가능하다. 또한, 다수의 기본셀을 연결함으로써 다중-입력 AND-OR 반전회로를 형성하는 것이 가능하다. 더욱이 제21실시예의 경우와 마찬가지로 4개의 전송게이트회로 및 8개의 반전회로를 형성함으로써 D 플립-플롭을 형성하는 것이 가능하다.
따라서, 자유로이 프로그래밍되고 고성능 및 다기능을 갖는 FPGA를 실현하는 것이 가능하다.
다음으로, 본 발명의 프로그래머블 논리회로의 제23실시예에 따라, 전술한 제17∼제20실시예중 어느 한 구성을 갖는 둘 또는 그 이상의 기본셀이 연결되어 여러 종류의 논리회로를 형성한다.
제23실시예에 따라, 제17∼제20실시예에 따른 기본셀을 결합하고 통과배선기능을 이용함으로서, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로를 형성하는 것이 가능하다. 또한 다수의 기본셀을 연결함으로써, 다중-입력 AND-OR 반전회로를 형성하는 것이 가능하다.
따라서, 제22실시예와 마찬가지로, 자유로이 프로그래밍되고, 고성능 및 다기능을 같은 FPGA를 실현하는 것이 가능하다. 다음으로, 본 발명의 프로그래머블 논리회로의 제24실시예에 따라 전술된 제9∼제20실시예 중 어느 한 구성을 갖는 둘 또는 그 이상의 기본셀이 연결되어 여러 종류의 논리회로를 형성한다.
본 제24실시예에 따라, 제9∼제16실시예에 따른 기본셀을 연결함으로써, 비교적 소형의 반전회로, 파워형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로 등을 형성하는 것이 가능하다. 또한, 제9∼제12실시예에 따라 기본셀을 연결함으로써 비교적 대행의 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로 등을 형성하는 것이 가능하다. 환언하면, 상기 기본회로를 결합함으로써 다기능 복합논리회로를 형성하는 것이 가능하다. 따라서, 제23실시예와 마찬가지로, 자유로이 프로그래밍될 수 있고 고성능 및 다기능을 갖는 FPGA를 실현하는 것이 가능하다.
다음으로, 제61도∼제125도를 참고하여 제9∼제20실시예를 설명하기로 한다.
(1) 제9실시예 : 제61도는 제9∼제20실시예에 따른 FPGA 칩을 나타낸 평면도이다. 제62a도 및 제62b도는 제9∼제20실시예의 기본셀을 설명하는 도면이고 제63a도 및 제63b도는 제9실시예의 제1기본셀(1)의 구성을 나타낸 도면이다.
제61도에 도시된 바와 같이, FPGA(100)은 기본셀영역(101), 입/출력 셀영역(입/출력 회로소자영역)(102) 및 배선영역(103)를 포함한다. FGPA(100)은 사용자에게 신속히 제공될 수 있고, 최신 LSI 개발용 또는 전자소자의 원형 제조용에 적합하다. FPGA(100)은 사용자에 의해 임의로 프로그래밍될 수도 있는 ASIC이다.
환언하면, 제9∼제16실시예에 따른 FPGA의 기본셀은 제62a도에 도시된 바와같이 제1 및 제2트랜지스터(T1,T2)의 실례인 P-형 자계효과 트랜지스터 TPi(i=1,2,11,12) 및 제3 및 제4트랜지스터(T3,T4)의 실례인 n형 자계효과 트랜지스터(TNi(i=1,2,11,12)을 포함한다. 또한 기본셀에는 소스 또는 드레인 인출전극 SPi(i=1∼6) 및 게이트(G)가 제공된다.
반면, 제17∼제20실시예에 따른 FPGA의 기본셀은 제1∼제4트랜지스터(T1∼T4)의 실례인 P형 자계효과 트랜지스터 및, 제5∼제8트랜지스터(T5∼T8)의 실례인 n형 자계효과 트랜지스터 TNi(i=1∼4)를 포함한다. 기본셀에는 소스 또는 드레인 인출전극 SDi(i=1∼12) 및 게이트(G)가 제공된다.
제62b도는 제1∼제4트랜지스터(T1∼T4)의 배선영역을 나타낸 평면도이다. 제62(b)에 있어서, 제1∼제4트랜지스터(T1∼T4)의 각 게이트(G)는 접촉공(bulk-AL1)(106)를 통해 입력배선(Lin)에 확실하게 연결된다. 또한, 제1 및 제2출력배선(Lout1 및 Lout2)은 관통공(AL1-AL2)을 통해 제1 및 제2고전위측 보호배선(LP1 및 LP2)의 예인 제1 및 제2 P형 보호배선 등에 확실하게 연결된다.
또한 제19∼제20실시예의 FPGA에 있어서, 각각의 여러 프로그램 포인트는 관통공(AL-AL2)(105)을 통해 제1 및 제2전원선(VDD 및 VSS)(이하는 각각 전원선(VDD) 및 접지선(GND)라고 한다.) 제1 및 제2저전위측용 보호배선(LN1 및 LN2)의 예인 제1및 제2 n형 보호배선으로 프로그래밍된다. 프로그래밍과 관련한 보다 상세한 것은 제63도∼제125도를 참고하여 설명하기로 한다. 제63a도는 트랜지스터, 배선 및 여러 프로그램 포인트를 포함하는 회로도를 나타내고, 제63b도는 여러 프로그램 포인트의 배열에 관한 프로그램 부호도를 나타낸다 .
제63a도에 있어서 제1기본셀(1)은 제1∼제4트랜지스터(TP1,TP2,TN1 및 TN2), 및 18개의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1∼P14)를 포함한다.
예컨대, 제1∼제4트랜지스터(TP1,TP2,TN1 및 TN2)의 각 게이트(G)는 입력배선(Lin)에 연결된다. 제1∼제4트랜지스터(TP1,TP2,TN1 및 TN2)의 소스 또는 드레인 인출전극(SD1∼SD6)은 제1 및 제2고전위측 프로그래머블 스위치(PD1 및 PD2)의 예인 제1 및 제2 P형 전원 프로그래머블 스위치와, 제1 및 제2저전위측 프로그래머블 스위치(PS1 및 PS2)의 예인 n형 접지 프로그래머블 스위치 및, 제1∼제14프로그래머블 스위치(P1∼P14)를 통해 전원선(VDD), 접지선(GND), 제1 및 제2출력배선(Lout1,Lout2), 제1 및 제2 n형 보호배선(LN1,LN2)에 연결된다. 환언하면, 제63(b)도에 도시된 바와같이 트랜지스터 부호가 생략된 프로그램 부호도면에 있어서, 제1트랜지스터(TP1)의 소스 또는 드레인 인출전극(SD1)은 제1 P형 전원 프로그래머블 스위치(PD1)를 통해 전원선(VDD)에 제1프로그래머블 스위치(P1)를 통해 제2출력배선(Lout2)에, 제2프로그래머블 스위치(P2)를 통해 제1출력배선(Lout1), 및 제1 P형 보호배선(LP1)에 결합된다.
또한, 제1 및 제2트랜지스터(TP1 및 TP2)의 소스 또는 드레인 인출전극(SD2)은 제2 P형 전원 프로그래머블 스위치(PD2)를 통해 전원선(VDD)에, 그리고 제2프로그래머블 스위치(P3)를 통해 제1출력배선(Lout1)에 결합된다. 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(S3)은 제4프로그래머블 스위치(P4)를 통해 제1출력배선(Lout1)에 , 제5프로그래머블 스위치(P5)를 통해 제2출력배선(Lount2)에 그리고 제6프로그래머블 스위치(P6)를 통해 제1 P형 보호배선(LP1)에 결합된다.
더욱이, 제3트랜지스터(TN1)의 소스 또는 드레인 인출전극(SD4)은 제1 n형 접지 프로그래머블 스위치(PS1)를 통해 접지선(GND)에, 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout1)에, 제9프로그래머블 스위치(P9)를 통해 제2출력배선(Lout2)에, 그리고 제1 n형 보호배선(LN1)에 결합된다. 제3 및 제4트랜지스터(TN1 및 TN2)의 소스 또는 드레인 인출전극(SD5)은 제2 n형 접지 프로그래머블 스위치(PS2)를 통해 접지선(GND)에, 그리고 제10프로그래머블 스위치(P10)를 통해 제2출력배선(Lout2)에 결합된다.
제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)은 제11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout2)에, 제12프로그래머블 스위치(P12)를 통해 제1출력배선(Lout1)에, 그리고 제13프로그래머블 스위치를 통해 제1 n형 보호배선(LN1)에 결합된다. 제1출력배선(Loun1)은 제7프로그래머블 스위치(P7)를 통해 제2 P형 보호배선(LP2)에 결합되고, 제2 출력배선(Lout2)은 제14프로그래머블 스위치(P14)를 통해 제2 n형 보호배선(LN2)에 결합된다.
여러 종류의 각 프로그램 포인트는 퓨즈소자, 안티퓨즈소자 또는 P형 또는 n형 자계효과 트랜지스터로 구성된다. 프로그램 포인트는 프로그래밍에 따라 전기적으로 절연성 또는 도전성을 띤다. 프로그래밍은 퓨즈 소자를 용융시키고, 안티퓨즈소자를 작동시키고, 자계효과 트랜지스터를 온/오프시키는 단계를 포함한다. 제63b도의 프로그램 부호도에 있어서, 안티퓨즈소자는 공백의 사각형 기호로 표시되는 것처럼 각 프로그램 지점에서 사용되고, 이러한 안티퓨즈소자는 선택될 경우 흑색의 사각형 기호로 표시된다.
따라서, 선택되지 않은 안티퓨즈는 공백의 사각형 기호로 표시된채 남아있게 된다.
한편, 퓨즈소자가 각각의 여러 프로그램 포인트에서 이용되는 경우, 공백의 사각형 기호는 녹아서 분리된 퓨즈소자를 나타낸다. 따라서, 비선택된 퓨즈소자는 흑백의 사각형 기호로 표시된다.
P형 또는 n형 전계효과 트랜지스터가 각각의 여러 프로그램 포인트에서 이용되는 경우, 공백의 사각형 기호는 오프상태의 전계효과 트랜지스터를 나타낸다. 따라서, 흑색 사각형 기호는 온상태의 전계효과 트랜지스터를 나타낸다.
그러므로, 제9의 실시예의 제1의 기본셀(1) 에 제1 내지 제4의 트랜지스터(TP1,TP2,TN1,TN2)와 여러 프로그래머블 스위치(PD1,PD2,PS1,PS2) 및 상기 트랜지스터와 배선을 접속하는 프로그래머블 스위치(P1 내지 P14)가 제공된다. 이로써 최소유닛을 형성하는 제1의 기본셀은 4개의 트랜지스터(TP1,TP2,TN1,TN2)와 총 18개의 프로그래머블 스위치(TP1,TP2,PS1,PS2) 및 (P1 내지 P14)를 포함한다. 예를들면, 퓨즈소자, 안티퓨즈소자, 또는 제1 및 제2의 P형 전원 프로그래머블 스위치(PD1,PD2)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 및 제2의 n형 접지 프로그래머블 스위치(PS1,PS2)와 제4 및 제12의 프로그래머블 스위치(P4,P12)들은 제1의 기본셀(1)내에서 프로그래밍된다. 그결과, 제1의 트랜지스터(TP1)의 소스 또한 드레인 인출전극(SD1)과 전원선(VDD)은 제1의 P형 전원 프로그래머블 스위치(PD1)에 의해 접속된다. 또한, 제1 및 제2의 트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD2)과 전원선(VDD)을 제2의 P형 전원 프로그래머블 스위치(PD2)에 의해 접속된다.
또한, 제2의 트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 출력배선(Lout1)은 제4의 프로그래머블 스위치(P4)에 의해 접속된다. 제3의 트랜지스터(TN1)의 소스 또는 드레인 인출전극(SD4)과 접지선(GND)을 제1의 n형 접지 프로그래머블 스위치(PS1)에 의해 접속된다. 제3 및 제4의 트랜지스터(TN1,TN2)의 소스 및 드레인 인출전극(SD5)과 접지선(GND)은 제2의 P형 접지 프로그래머블 스위치(PS2)에 의해 접속된다. 게다가, 제4의 트랜지스터(TN2)의 소스 또는 드레인전극(SD6)과 제1의 출력배선(Lout1)은 제12의 프로그래머블 스위치(P12)에 의해 접속된다.
그러므로, P형 전계효과 트랜지스터인 제2의 트랜지스터(TP2)와 n형 전계효과 트랜지스터인 제4의 트랜지스터(TN2)로부터 인버터를 형성할 수 있다. 따라서, 총 18개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1∼P14)를 적절히 프로그래밍함으로써 4개의 트랜지스터(TP1,TP2,TN1,TN2)로부터 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로 및 2-입력 NOR회로와 같은 기본 논리셀들을 형성할 수 있다.
제7및 제14의 프로그래머블 스위치(P7,P14)를 적절히 프로그래밍함으로써 제1의 출력배선(Lout1) 또는 제2의 출력배선(Lout2)을 제1의 기본셀(1)에 수직방향으로 접속할 수 있다.
(2) 제10실시예
제64도a, b도는 제10실시예로서 제2기본셀(2)의 구성을 도시하고 있다. 제10실시예는 제2의 기본셀(2)이 제3의 P형 전원 프로그래머블 스위치(PD3) 및 제 3N형 접지 프로그래머블 스위치(PS3)에 접속된다는 점에서 제9실시예와 다르다.
다시말하면, 제64a도에 도시된 제2의 기본셀(2)은 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 20개의 프로그래머블 스위치(TP1∼PD3,PS1∼PS3,P1∼P14)를 포함한다.
또한, 제64b도에 도시된 프로그램 부호도에서, 제3의 P형 전원 프로그래머블 스위치(PD3)는 제2의 트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 전원선(VDD)사이에 결합된다. 제3의 n형 접지 프로그래머블 스위치(PS3)는 제4트랜지스터(T4) 소스 또는 드레인 인출전극(SD6)과 접지선(GND) 사이에 결합된다. 그외에 제2의 기본셀(2)의 구성은 제1의 기본셀의 구성과 동일하고 동일부분에 관한 설명은 생략한다.
상기 제10실시예에 따르면, 최소유닛을 형성하는 제2의 기본셀(2)은 4개의 트랜지스터(TP1,TP2,TN1TN2)와 총 20개의 프로그래머블 스위치(PD1∼PD3,PS1∼PS3,P1∼P14)로 구성된다. 예를들면, 제1 및 제3의 P형 전원 전원 프로그래머블 스위치(PD1,PD3), 제1의 n형 접지 프로그래머블 스위치(PS1)와 제3 및 제12 프로그래머블 스위치(P3,P12)를 제2기본셀(2)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자를 적절히 프로그래밍함으로써, 제2기본셀(2)로 2-입력 NAND회로를 형성할 수 있다.
따라서, 비록 프로그래머블 스위치의 수가 제9실시예에서 프로그래머블 스위치의 수에 비교하여 2만큼 증가할지라도, 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로 및 이와 같은 회로들을 형성할 수 있게 된다. 또한, 제2의 기본셀(2)을 결합하고 제3의 P형 전원 프로그래머블 스위치(PD3)와 제3의 n형 접지 프로그래머블 스위치(PS3)를 적절히 프로그래밍함으로써 3-입력 및 4-입력 기본 논리회로를 형성할 수 있다.
(3) 제11실시예
제65a, b도는 제11의 실시예에서 제3의 기본셀(3)의 구성을 도시하고 있다. 제66∼제81도는 기본 논리셀이 프로그램이되는 경우에 상기 제3의 기본셀(3)의 의해 형성된 기본 논리셀의 구성을 나타내고 있다. 상기 제11실시예는 제3의 기본셀(3)에 제1 및 제2의 바이패스 프로그래머블 스위치(PB1,PB2)가 제공된다는 점에서 제9실시예와 다르다.
한편, 제65a도에 도시된 제3의 기본셀(3)은 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1∼P14,PB1,PB2)를 포함한다.
또한 제65b도에 도시된 프로그램 부호도에서 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3) 사이에 결합된다. 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4 트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합된다. 그외에 제3의 기본셀(3)의 구성은 제1의 기본셀(1)의 구성과 동일하고 동일부분에 관한 설명을 생략한다.
다음으로, 상기 제11의 실시예에 따른 제3의 기본셀(3)의 프로그래밍 동작이 설명된다.
제66a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득되는 반전회로의 구성을 도시하고 있다.
제66a도에서, 반전회로는 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 n형 접지 프로그래머블 스위치(PS1)와 제4 및 제12프로그래머블 스위치(P4,P12)를 제3기본셀(3)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자를 적절히 프로그래밍함으로써 획득된다.
이와같은 프로그래밍에 의해, 전원선(VDD)과 접지선(GND) 사이에 접속된 트랜지스터(TP2,TN1)를 갖는 제66b도에 도시된 반전회로를 형성할 수 있다. 상기 반전회로는 입력신호(A)를 반전시켜 증폭하고 제1의 출력배선(Lout1)을 통해 출력신호(X)를 출력한다.
제67도a, b도는 제11실시예에 따른 제3의 기본셀(3)을 프로그래밍함으로써 획득된 전력형 반전회로의 구성을 도시하고 있다. 제67a도에서, 전력형 반전회로를 제2 P형 전원 프로그래머블 스위치(PD2), 제2 n형 접지 프로그래머블 스위치(PS2)와 제1, 제5, 제9 및 제11프로그래머블 스위치(P1,P5,P9,P11)를 제3기본셀(3)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자를 적절히 프로그래밍함으로써 획득된다.
이와같은 프로그래밍에 의해, 전원선(VDD)과 접지선(GND) 사이에 접속된 트랜지스터(TP1,TN1,TP2,TN2)를 갖는 제67b도에 도시된 전력형 반전회로를 형성할 수 있다. 상기 전력형 반전회로는 입력신호(A)를 반전시켜 증폭하고 제2의 출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제68a, b도는 제11의 실시예에 따른 제2의 기본셀(3)을 프로그래밍함으로써 획득된 전송게이트회로의 구성을 도시하고 있다. 제68a도에서, 전송게이트회로는 제1, 제3, 제5, 제8, 제10 및 제12의 프로그래머블 스위치(P1,P3,P5,P8,P10,P12)를 제3기본셀(3)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자를 적절히 프로그래밍함으로써 획득된다.
이와같은 프로그래밍에 의해서, 접속단자(T1)로 연장하는 제1출력배선(Lout1),접속단자(T2)로 연장되는 제2출력배선(Lout2), 제어단자(S1)에 접속된 제2 트랜지스터(TP2)의 게이트 (G)와 제어단자(S2)에 접속된 제3트랜지스터(TN1)의 게이트(G)를 갖는 제68b도에 도시된 전송게이트회로를 형성할 수 있다.
제69도 a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 2-입력 NAND회로의 구성을 도시하고 있다. 제69a도에서, 2-입력 NAND회로는 제2 P형 전원 프로그래머블 스위치(PD2), 제1 n형 접지 프로그래머블 스위치(PS1)와, 제2, 제4 및 제12프로그래머블 스위치(P2,P4,P12)를 제3기본셀(3)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자를 적절히 프로그래밍함으로써 획득된다.
이와같은 프로그래밍에 의해, 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)를 갖는 제69b도에 도시된 2-입력 NAND회로를 형성할 수 있다. 상기 2-입력 NAND회로는 입력신호(A1,A2)의 논리값(NAND)을 증폭하고 제1출력배선(Lout1)을 통해 출력신호(X)를 출력한다.
제70도의 a 및 b는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 2-입력 NOR회로의 구성을 도시하고 있다. 제70a도에서, 2-입력 NOR회로는 제1 P형 전원 프로그래머블 스위치(PD1), 제2 n형 접지 프로그래머블 스위치(PS2)와 제5, 제9 및 제12프로그래머블 스위치(P5,P9,P12)를 제3기본셀(3)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자를 적절히 프로그래밍함으로써 획득된다.
이와같은 프로그래밍에 의해, 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)를 갖는 제70b도에 도시된 2-입력 NOR회로를 형성할 수 있다. 상기 2-입력 NOR회로는 입력신호(A1,A2)의 논리값(NOR)을 증폭하고 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
따라서, 제11실시예에 따른 제3기본셀(3)을 제1∼제4트랜지스터(TP1,TP2,TN1,TN2), 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1∼P14,PB1,PB2)를 포함하여 제65a도에 도시된 바와 같이, 상기 트랜지스터 (TP1,TP2,TN1,TN2)와 배선들을 접속한다. 또한, 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3) 사이에 결합된다. 제2바이패스 프로그래머블 스위치(PB2)를 제3 및 제4트랜지스터(TN1,TN2)의 소스 또느 드레인 인출전극(SD4,SD6) 사이에 결합된다.
이로서, 최소유닛을 형성하는 제3기본셀(3)을 4개의 트랜지스터(TP1,TP2,TN1,TN2)와 총 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1∼P14,PB1,PB2)에 의해 형성된다. 제1바이패스 프로그래머블 스위치(PB1)의 동작에 의해 제1출력배선(Lout1)을 통하지 않고 제1 및 제2 트랜지스터(PT1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)을 직접 접속할 수 있다. 마찬가지로, 제2바이패스 프로그래머블 스위치(PB2)의 동작에 의해 제2출력배선(Lout2)을 통하지 않고 제3 및 제4트랜지스터(TN1,TN2)의 소스 또는 드레인전극(SD4,SD6)을 직접 접속할 수 있다.
그러므로, 프로그래머블 스위치수가 제9실시예에 비해 2만큼 증가한다. 그러나 제1 및 제2바이패스 프로그래머블 스위치(PB1,PB2)가 4-입력 AND-OR 반전회로, 6-입력 AND-OR 반전회로 또는 그와같은 회로를 형성하기 위해 3개의 제3기본셀(3)을 접속하는 경우에는 이는 충분히 이용될 수 이다.
또한, 제3기본셀(3)의 트랜지스터수와 프로그램 포인트수 종래에 요구된 많은 수에 비해 최소화되고, 제3기본셀(3)은 프로그래밍되고 적절히 결합되어 21종의 기본 논리회로를 형성한다.
다음으로, 다수의 제3기본셀(3)의 프로그래밍 동작이 설명된다.
제71a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 3-입력 NAND회로의 구성을 도시하고 있다. 제71a도에서, 2개의 제3의 기본셀(3)이 접속되어 있다. 1개의 제3기본셀(3 : BC1)의 전원선(VDD), 접지선(GND), 제1 및 제2 P형 보호배선(LP1, LP2)을 다른 제3의 기본셀(3 : BC2)의 대응하는 전원선(VDD), 접지선(GND), 제1 및 제2 P형 보호배선(LP1,LP2)과 제1 및 제2 n형 보호배선(LN1,LN2)에 각각 접속된다. 또한 2개의 제3기본셀(BC1,BC2) 사이에서, 제1 P형 보호배선(LP1)은 프로그램 포인트(P6)에 의해 접속되고, 제2 P형 보호배선(LP2)과 제1 출력배선(Lout1)을 프로그램 포인트(P7)에 의해 접속되며, 제1 n형 보호배선(LN1)은 프로그램 포인트(P13)에 의해 접속되고, 제2 n형 보호배선(LN2) 및 제2출력배선(Lout2)은 프로그램 포인트(P14)에 의해 접속된다.
제3기본셀(BC1)의 제1 및 제2의 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 및 제2의 n형 전원 프로그래머블 스위치(PS1,PS2)와 제4, 제7 및 제13프로그래머블 스위치(P4,P7,P13)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한 제3기본셀(BC2)의 제P형 전원 프로그래머블 스위치(PD2)와 제2, 제4 및 제12프로그래머블 스위치(P2,P4,P12)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서, 제71b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)르 포함하는 3-입력 NAND회로를 형성할 수 있다. 상기 3-입력 NAND회로는 입력신호(A1,A2,A3)의 논리값(NAND)을 증폭하고 제1출력배선(Lout) 을 통해 출력신호(X)를 출력한다.
제72a, b도는 제11의 실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 3-입력 NOR회로의 구성을 도시하고 있다.
제3기본셀(BC1) 의 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 및 제2의 n형 전원 프로그래머블 스위치(PS1,PS2)와 제4,제6, 제11 및 제14의 프로그래머블 스위치(P4,P6,P11,P14)를 형성하느 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(BC2)의 제1 및 제2 n형 전원 프로그래머블 스위치(PS1,PS2)와 제5,제9 및 제11프로그래머블 스위치(P5,P9,P11)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서 제72b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 3-입력 NOR회로를 형성할 수 있다. 상기 3-입력 NOR회로는 입력신호(A1,A2,A3)의 논리값(NOR)을 증폭하고 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제73a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 4-입력 NAND회로의 구성을 도시하고 있다. 제73a도에서, 2개의 제3기본셀(3)이 접속된다.
제3의 기본셀(BC1)의 제2 P형 전원 프로그래머블 스위치(PD2), 제1 n형 전원 프로그래머블 스위치(PS1)와 제2,제4, 제7 및 제13프로그래머블 스위치(P2,P4,P7,P13)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서, 73b도에 도시된 바와 같이, 제3의 기본셀(BC1)의 제1 내지 제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 NAND회로를 형성할 수 있다. 상기 4-입력 NAND회로를 입력신호(A1,A2,A3,A4)의 논리값(NAND)을 증폭하고 제1출력배선(Lout1)을 통해 출력신호를 출력한다.
제74a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 4-입력 NOR회로의 구성을 도시하고 있다. 제74a도에서, 두개의 제3기본셀(3)은 접속된다.
제3기본셀(BC1)의 제1 P형 전원 프로그래머블 스위치(PD1), 제2 n형 전원 프로그래머블 스위치(PS2)와 제6, 제9, 제11 및 제14프로그래머블 스위치(P6,P9,P11,P14)를 형성하는 P형 도는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(BC2)의 제2 n형 전원 프로그래머블 스위치(PS2)와 제5, 제9 및 제11프로그래머블 스위치(P5,P9,P11)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서, 제74b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4 트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 NOR회로를 형성할 수 있다.
제75a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득되는 3-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제75a도에서, 2개의 제3기본셀(3)이 접속된다.
제3기본셀(BC1)의 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 및 제2 n형 전원 프로그래머블 스위치(PS1,PS2)와 제4, 제7, 제11 및 제14프로그래머블 스위치(P4,P7,P11,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 도는 안티퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(PS1)의 제1 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(PS1)의 제1 n형 전원 프로그래머블 스위치(PS1)와 제1, 제3, 제5, 제11프로그래머블 스위치(P1,P3,P5,P11)를 형성하는 P형 도는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서, 제75b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)을 포함하는 3-입력 AND-OR 반전회로를 형성할 수 있다. 상기 3-입력 AND-OR 반전회로는 입력신호(A1,A2)의 논리값(AND)을 증폭하고 결과신호와 입력신호(B)의 논리값(OR 반전)을 증폭하며, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제76a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제76a도에서, 2개의 제3기본셀(3)이 접속된다.
제3기본셀(BC1)의 제2 P형 전원 프로그래머블 스위치(PD2)와 제2, 제4, 제7, 제9, 제13 및 제14프로그래머블 스위치(P2,P4,P7,P9,P13,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(BC2)의 제1 P형 전원 프로그래머블 스위치(PD1), 제2 n형 전원 프로그래머블 스위치(PS2)와 제3, 제5 및 제11프로그래머블 스위치(P3,P5,P11)를 형성하는 P형 또는 n 형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서, 제76b도에 도시된 바와 같이 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 상기 4-입력 AND-OR 반전회로를 입력신호(A1,A2,A3)의 논리값(NOR)을 증폭하고, 그 결과 신호와 입력신호(B)의 논리값(OR 반전)을 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제77a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로서 획득된 4-입력 AND-OR 반전회로의 구성을 도시하고 있다.
제3기본셀(BC1)의 제2 P형의 전원 프로그래머블 스위치(PD2), 제1 n형 전원 프로그래머블 스위치(PS1)와 제2, 제4, 제7, 제9 및 제14프로그래머블 스위치(P2,P4,P7,P9,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 안티퓨즈소자 또는 퓨즈소자가 프로그래밍된다.
따라서, 제77b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 상기 4-입력 AND-OR 반전회로는 입력신호(A1),(A2),(A3)의 논리값(NOR)을 증폭하고, 그 결과신호와 입력신호(B)의 논리값(OR 반전)을 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제77a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 4-입력 AND-OR 반전히로의 구성을 도시하고 있다.
제3기본셀(BC1)의 제2 P형의 전원 프로그레머블 스위치(PD2), 제1 n형 전원 프로그래머블 스위치(PS1)와 제2, 제4, 제7, 제9 및 제14프로그래머블 스위치(P2,P4,P7,P9,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 안티퓨즈소자 또는 퓨즈소자가 프로그래밍된다.
따라서, 제77b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1~제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1~제4트랜지스터(TP21,TP22,TN21,TN22)을 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 상기 4-입력 AND-OR 반전회로는 입력신호(A1), (A2)의 논리값(AND)을 증폭하고 , 입력신호(B1),(B2)의 논리값(AND)을 증폭하고, 두 결과 신호의 논리값(OR 반전)을 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제78a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로서 획득된 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제78a도에서, 두개의 제3기본셀(3)이 접속된다.
제3기본셀(BC1)의 제2 n형 전원 프로그래머블 스위치(PS2)와 제1, 제4, 제7, 제9, 제11 및 제14프로그래머블 스위치(P1,P4,P7,P9,P11,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(BC2)의 제2 P형 전원 프로그래머블 스위치(PD2), 제1 n형 전원 프로그래머블 스위치(PS1) 및 제2, 제4 및 제10프로그래머블 스위치(P2,P4,P10)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 안티퓨즈소자, 또는 퓨즈소자가 프로그래밍된다.
따라서, 제78b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 회로를 형성할 수 있다. 상기 4-입력 AND-OR 반전회로는 우선 입력신호(A1,A2)의 논리값(AND)을 증폭하고, 그 결과신호와 입력신호(B1,B2)의 논리값(OR 반전)을 증폭하여, 제2의 출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제79도 및 제80a, b는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 6-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제79도에서, 세개의 제3기본셀이 접속된다.
제3기본셀(BC1)의 제1 n형 전원 프로그래머블 스위치(PS1)와 제1, 제3, 제5, 제7, 제11 및 제14프로그래머블 스위치(P1,P3,P5,P7,P11,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 안티퓨즈소자, 또는 퓨즈소자가 프로그래밍된다. 또한, 제3기본셀(BC2)의 제1 n형 전원 프로그래머블 스위치(PS1), 제1바이패스 프로그래머블 스위치(PB1), 및 제3, 제6, 제11 및 제14프로그래머블 스위치(P3,P6,P11,P14)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 안티퓨즈소자 또는 퓨즈소자가 프로그래밍된다. 또한 제3기본셀(BC3)의 제2 P형 전원 프로그래머블 스위치(PD2), 제1 n형 전원 프로그래머블 스위치(PS1) 및 제2, 제4, 제11 프로그래머블 스위치(P2,P4,P11)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 안티퓨즈소자, 퓨즈소자가 프로그래밍된다.
따라서, 제80a, b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와, 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)와, 제3기본셀(BC3)의 제1∼제4트랜지스터(TP31,TP32,TN31,TN32)를 포함하는 6-입력 AND-OR 반전회로를 형성할 수 있다. 상기 6-입력 AND-OR 반전회로는 입력신호(A1,A2)의 논리값(AND)을 증폭하고, 입력신호(B1,B2)의 논리값(AND)을 증폭하며, 입력신호(C1,C2)의 논리값(AND)을 증폭하고, 세개의 결과신호의 논리값(OR 반전)을 증폭하며, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제81a, b도는 제11실시예에 따른 제3기본셀(3)을 프로그래밍함으로써 획득된 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제81a도에서, 두개의 제3기본셀(3)이 접속된다.
제3기본셀(BC1)의 제1 P형 전원 프로그래머블 스위치(PD1), 제2바이패스 프로그래머블 스위치(PB2)와 제4, 제7, 제8, 제10, 제13 및 제14프로그래머블 스위치(P4,P7,P8,P13,P14)를 형성하는 P형 또느 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다. 또한 제3기본셀(BC2)의 제1 P형 전원 프로그래머블 스위치(PD1), 제2 n형 전원 프로그래머블 스위치(PS2)와 제3, 제5, 제8 및 제11프로머블 스위치(P3,P5,P8,P11)을 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 안티퓨즈소자가 프로그래밍된다.
따라서, 제81b도에 도시된 바와 같이, 제3기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제3기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4 입력 AND-OR 반전회로를 형성할 수 있다. 상기 4-입력 AND-OR 반전회로는 처음에 입력신호(A1,A2)의 논리값(AND)을 증폭하고 결과신호 및 입력신호(B)의 논리값(AND)을 증폭하며, 결과신호 및 입력신호(C)의 논리값(OR 반전)을 증폭하고, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
(4) 제12실시예
제82a, b도는 제12실시예에 따른 제4기본셀(4)의 구성을 도시하고 있다. 제83도 내지 제101도는 프로그래밍 동작시에 상기 제4기본셀(4)에 의해 형성된 기본논리셀의 구성을 도시하고 있다. 상기 제12실시예는 제4기본셀(4)에 제3 P형 전원 프로그래머블 스위치(PD3), 제3 n형 전원 프로그래머블 스위치(PS3)와 제1 및 제2바이패스 프로그래머블 스위치(PB1,PB2)가 제공된다는 점에서 제9실시예와 다르다.
즉, 제82a도에 도시된 제4기본셀(4)은 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 22개의 프로그래머블 스위치(PD1-PD3), (PS1-PS3), (P1-P14),(PB1), (PB2)를 포함한다.
또한, 제82a도에 도시된 프로그램 부호도에서, 제3 P형 전원 프로그래머블 스위치(PD3)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 전원선(VDD) 사이에 결합된다. 제3 n형 접지 프로그래머블 스위치(PS3)는 제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)과 접지선(GND) 사이에 결합된다.
게다가, 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1),(TP2)의 소스 또는 드레인 인출전극들(SD1), (SD3) 사이에 결합된다. 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4의 트랜지스터(TN1), (TN2)의 소스 또는 드레인 인출전극들(SD4),(SD6) 사이에 결합된다. 그밖에, 제4의 기본셀(4)의 구성은 제1의 기본셀(1)과 동일하므로, 동일 부분에 관한 설명은 생략한다.
다음, 제12실시예에 따른 제4기본셀(4)의 프로그래밍과정에 대해 설명할 것이다.
제83a, b도는 제12실시예(4)을 프로그래밍함으로써 획득된 반전회로의 구성을 도시하고 있다.
제83a도에서, 반전회로는 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 n형 접지 프로그래머블 스위치(PS1)와 제4 및 제12프로그래머블 스위치(P4,P12)를 제4기본셀(4)내에 형성하는 P형 또는 n형 전계효과 트랜지스터, 퓨즈소자 또는 인티퓨즈소자를 적절히 프로그래임함으로써 획득되고 마찬가지의 대응 프로그래밍도 제11실시예에 따라 구성된다.
이 프로그램에 의해서, 제83b도에 도시된 반전회로를 형성할 수 있는데, 제83b도의 트랜지스터(TP2,TN1)는 전원선(VDD)과 접지선(GND) 사이에 접속어 있다. 이 반전회로는 입력신호 A를 반전 및 증폭시켜 제1출력배선(Lout1)을 통해 출력신호 X를 출력시킨다.
제84a, b도는 제11실시예의 제4기본셀(4)을 프로그래밍함으로써 얻어지는 전력형 반전회로의 구성을 도시하고 있다. 제84a도에서, 전력형 반전회로는 퓨즈소자, 안티퓨즈소자 또는 P형 또는 n형 전계효과 트랜지스터를 적절히 프로그래밍하여 형성되는데, 상기 전계효과 트랜지스터는 제2 P형 전원 프로그래머블 스위치(PD2), 제2 n형 접지 프로그래머블 스위치(PS2) 및 제11실시예에서 행한 프로그래밍에 유사하게 대응하는 제4기본셀(4)내에 있는 제11프로그래머블 스위치(P11)와 제1, 제4, 제9 프로그래머블 스위치(P1,P4,P9)를 형성한다.
이 프로그래밍에 의해서, 제84b도에 도시된 전력형 반전회로를 형성할 수 있는데, 제84도(b)의 트랜지스터(TP1,TN2,TP1,TN2)는 전원선(VDD)과 접지선(GND) 사이에 접속되어 있다. 이 전력형 반전회로는 입력신호 A를 반전 및 증폭시켜 제2출력배선(Lout2)을 통해 출력신호 X를 출력시킨다.
제85a, b도는 제12실시예의 제4기본셀(4)을 프로그래밍하여 얻을 수 있는 2-입력 NAND회로 구성을 도시하고 있다. 제86a도에서, 2-입력 NAND회로는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터를 적절히 프로그래밍하여 생성되는데, 상기 전계효과 트랜지스터는 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3), 제1 n형 접지 프로그래머블 스위치(PS1), 및 제4기본셀(4)내에 있는 제3 및 제12프로그래머블 스위치(P3,P12)를 형성한다.
이 프로그래밍에 의해서, 제86b도에 도시된 2-입력 NAND회로를 형성할 수 있는데, 제86도b에는 제1∼제4트랜지스터(TP1,TN2,TP1,TN2)가 있다. 이 2-입력 NAND회로는 입력신호 A1 및 A2의 NAND논리를 증폭시켜 제1출력배선(Lout1)을 통해 출력신호 X를 출력시킨다.
제87a, b도는 실시예 제4기본셀(4)을 프로그래밍하여 얻을 수 있는 2-입력 NOR회로 구성을 도시하고 있다. 제87a도에서, 2-입력 NOR회로는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터를 적절히 프로그래밍하여 생성되는데, 상기 전계 효과 트랜지터는 제3 P형 전원 프로그래머블 스위치(PD3), 제1 및 제3 n형 접지 프로그래머블 스위치(PS1,PS3), 및 제4기본셀(4)내에 있는 제1, 제5 및 제10프로그래머블 스위치(P1,P5,P10)를 형성한다.
이 프로그래밍에 의해, 제87b도에 도시된 2-입력 NOR회로를 형성할 수 있는데, 제87도b에는 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)가 있다. 이 2-입력 NOR회로는 입력신호 A1 및 A2의 논리 NOR 를 증폭시켜 제2출력배선(Lout2)을 통해 출력신호 X를 출력시킨다.
따라서, 제12실시예의 제4기본셀(4)은 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 22개의 프로그래머블 스위치(PD1 내지 PD3), (PS1 내지 PS3), (P1 내지 P14), 이들 트랜지스터(TP1,TP1,TN1,TN2) 접속용 스위치(PB1,PB2) 및 제82도a에 도시된 배선을 포함한다. 제3 P형 전원 프로그래머블 스위치(PD3)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 전원선(VDD) 사이에 접속된다. 제3 n형 접지 프로그래머블 스위치(PS3)는 제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)과 접지선(GND)사이에 접속된다. 또한, 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3) 사이에 접속된다. 제2바이패스 프로그래머블 스위치(PB2)는 제3트랜지스터(TN1)의 소스 또는 드레인 인출전극(SD4)과 제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)사이에 접속된다.
이를 위해서, 최소 유닛을 형성하는 제4기본셀 (4)은 4개의 트랜지스터(TP1,TP2,TN1,TN2)와 총 20개의 프로그래머블 스위치(PD1 내지 PD3), (PS1 내지 PS3), (P1 내지 P14), (PB1 내지 PB2)로 형성된다.
따라서, 프로그래머블 스위치의 수는 제9실시예와 비교했을 때 4만큼 증가한다. 그러나 제4기본셀(4)은 반전회로, 전력형 반전 회로, 전송 게이트 회로, 2-입력 NAND회로, 2-입력 NOR회로 또는 이와 유사한 것을 형성하도록 효율적으로 사용될 수 있다.
다음에는 복수의 제4기본셀(4)의 프로그래밍에 대해 설명할 것이다.
제88a, b도는 제12실시예의 제4기본셀(4)을 프로그래밍하여 얻을 수 있는 3-입력 NAND회로의 구성을 도시하고 있다. 제88a도에서, 2개의 제4기본셀이 접속되어 있다. 하나의 제4기본셀(4)(BC1)의 전원선(VDD), 접지선(GND), 제1 및 제2 P형 보호용 배선(LP1,LP2), 제1 및 제2 n형 보호용 배선(LN1,LN2)는 각각 또다른 제4기본셀(4)(BC1)의 전원선(VDD), 접지선(GND), 제1 및 제2 P형 보호용 배선(LP1,LP2), 및 제1 및 제2 n형 보호용 배선(LN1,LN2)에 대응하여 접속되어 있다. 또한 두개의 제4기본셀(4)(BC2) 사이에서, 제1 P형 보호용 배선(LP1)은 프로그램 포인트(P6)을 통해 접속되고, 제2 P형 보호용 배선(LP2)과 제1출력배선(Lout1)은 프로그램 포인트(P7)를 통해 접속되며, 제1 n형 보호용 배선(LN1)은 프로그램 포인트(P13) 을 통해 접속되고, 제2 n형 보호용 배선(LN2)과 제2출력배선(Lout2)은 프로그램 포인트(P14)를 통해 접속된다.
제4기본셀(BC2)의 퓨즈소자, 안티퓨즈소자, 또는 5 및 제10프로그래머블 스위치(P5,P10)가 프로그램된다.
따라서, 제89b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 3-입력 NOR회로를 형성할 수 있다. 이 3-입력 NOR회로는 입력신호 A1,A2, 및 A3의 논리 NOR를 증폭하여 제2출력배선(Lout2)을 통해 출력신호 X를 출력한다.
제90a, b도는 제12실시예의 제4기본셀(4)을 프로그래밍하여 얻을 수 있는 4-입력 NAND회로의 구성을 도시하고 있다. 제90a도에서, 2개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3), 제1 n형 전원 프로그래머블 스위치(PS1) , 및 제3, 제7 및 제13프로그래머블 스위치(P3,P7,P13)를 포함하는 퓨즈소자, 안티퓨즈소자 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3)와 제3 및 제12프로그래머블 스위치(P3,P12)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터도 프로그램된다.
따라서, 제90b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 NAND회로를 형성할 수 있다. 이 4-입력 NAND회로는 입력신호(A1,A2,A3 및 A4)의 논리 NAND를 증폭하여 제1출력배선(Lout1)을 통해 출력신호 X를 출력한다.
제91a, b도는 제12실시예의 제4기본셀(4)을 프로그램하여 얻을 수 있는 4-입력 NOR회로의 구성을 도시하고 있다. 제91a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 P형 전원 프로그래머블 스위치(PD1), 제1 및 제3 n형 전원 프로그래머블 스위치(PS1,PS3), 및 제6, 제10 및 제14프로그래머블 스위치(P6,P10,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 및 제3n형 전원 프로그래머블 스위치(PS1,PS3)와 제5 및 제10프로그래머블 스위치(P5,P10)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다.
따라서, 제91b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 NOR회로를 형성할 수 있다. 이 4-입력 NOR회로는 입력신호(A1,A2,A3 및 A4)의 논리 NOR를 증폭시켜 제2출력배선(Lout2)을 통해 출력신호 X를 출력한다.
제92a, b도는 제12실시예의 제4기본셀(4)을 프로그래밍하여 얻을 수 있는 3-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제92a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 및 제2 n형 전원 프로그래머블 스위치(PS1,PS2), 및 제4, 제7, 제11 및 제14프로그래머블 스위치(P4,P7,P11,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또느 N형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 n형 전원 프로그래머블 스위치(PS1)와 제1, 제3, 제5 및 제11프로그래머블 스위치(P1,P3,P5,P11)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 p형 또는 N형 전계효과 트랜지스터도 프로그램된다.
따라서, 제92b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 3-입력 NAO-OR 반전회로를 형성할 수 있다. 이 3-입력 AND-OR 반전회로를 입력신호(A1,A2)의 논리 AND를 증폭시키고 결과신호와 입력신호(B)의 논리 OR를 증폭시켜 제2출력배선(Lout2)를 통해 출력신호 X를 출력한다.
제93a, b도는 제12실시예의 제4기본셀(4)를 프로그래밍하여 얻을 수 있는 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제93a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3)와 제3, 제7, 제9, 제13 및 제14프로그래머블 스위치(P2,P4,P7,P9,P13,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 P형 전원 프로그래머블 스위치(PD1), 제2 n형 전원프로그래머블 스위치(PS2), 및 제3, 제5 및 제11프로그래머블 스위치(P3,P5,P11)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터도 프로그램된다.
따라서, 제93b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로를 입력신호(A1,A2)의 논리 AND를 증폭시키고, 결과신호와 입력신호 B의 논리 OR를 증폭시켜 제2출력배선(Lout2)를 통해 출력신호 X를 출력한다.
제94a, b도는 제12실시예의 제4기본셀(4)를 프로그래밍하여 얻을 수 있는 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제94a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3), 제1 n형 전원 프로그래머블 스위치(PS1), 및 제3, 제7, 제11 및 제14프로그래머블 스위치(P3,P7,P11,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 n형 전원 프로그래머블 스위치(PS1)와 제1, 제3, 제5 및 제11프로그래머블 스위치(P1,P3,P5,P11)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 p형 또는 n형 전계효과 트랜지스터도 프로그램된다.
따라서, 제94b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1 내지 제4트랜지스터(TP11, TP12, TN11, TN12와 제4기본셀(BC2)의 제1 내지 제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로를 입력신호(A1,A)의 논리 AND를 증폭시키고 입력신호(B1,B2)의 논리 AND를 증폭시키며 결과적인 두신호의 논리 OR 반전을 증폭시켜 제2출력배선(Lout2)를 통해 출력신호 X를 출력한다.
제95a, b도는 제12실시예의 제4기본셀(4)를 프로그래밍하여 얻을 수 있는 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제95a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 및 제3 n형 전원 프로그래머블 스위치(PD1,PD3)와 제1, 제4, 제7 및 제10 및 제14프로그래머블 스위치(P1,P4,P7,P10,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3), 제3 n형 전원 프로그래머블 스위치(PS3), 및 제3 및 제10프로그래머블 스위치(P3,P10)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 p형 또는 n형 전계효과 트랜지스터도 프로그램된다.
따라서, 제95b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1 내지 제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1 내지 제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 처음에 입력신호(A1,A2)의 논리 AND를 증폭시키고 결과신호와 입력신호(B1,B2)의 논리 OR 반전을 증폭시켜 제2출력배선(Lout2)를 통해 출력신호 X를 출력한다.
제96도와 제97a, b도는 제12실시예의 제4기본셀(4)를 프로그래밍하여 얻을 수 있는 6-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제96a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제1 n형 전원 프로그래머블 스위치(PS1)와 제1, 제3, 제5, 제7, 제11 및 제14프로그래머블 스위치(P1,P3,P5,P7,P11,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 n형 전원 프로그래머블 스위치(PS1), 제1바이패스 프로그래머블 스위치(PB1), 및 제3, 제6, 제11 및 제14프로그래머블 스위치(P3P,P6,P11,P14)를 형성하는 퓨즈소자, 안티퓨즈소자 또는 p형 또는 n형 전계효과 트랜지스터도 프로그램된다. 또한, 제4기본셀(BC3)의 제2 P형 전원 프로그래머블 스위치(PD2), 제1 n형 전원 프로그래머블 스위치(PS1), 및 제2, 제4 및 제11프로그래머블 스위치(P2,P4,P11)를 형성하는 퓨즈소자, 안티퓨즈소자 또는 P형 또는 n형 전계효과 트랜지스터도 프로그램된다.
따라서, 제97a, b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼4 트랜지스터(TP21,TP22,TN21,TN22), 및 제4기본셀(BC3)의 제1∼제4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 6-입력 AND-OR 반전회로를 형성할 수 있다. 이 6-입력 AND-OR 반전회로는 입력 (A1,A2)의 논리 AND를 증폭시키고, 입력신호(B1,B2)의 논리 AND를 증폭시키며, 결과적인 3신호의 논리 OR 반전을 증폭시켜 제2출력배선(Lout2)를 통해 출력신호 X를 출력한다. 제98a, b도는 제12실시예의 제4기본셀(4)을 프로그래밍하여 얻을 수 있는 4-입력 AND-OR 반전회로의 구성을 도시하고 있다. 제98a도에는 두개의 제4기본셀(4)이 접속되어 있다.
제4기본셀(BC1)의 제3 P형 전원 프로그래머블 스위치(PD3), 제2 n형 전원 프로그래머블 스위치(PS2), 및 제1, 제3, 제7, 제9, 제13 및 제14프로그래머블 스위치(P1,P3,P7,P9,P13,P14)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터가 프로그램된다. 이와 마찬가지로, 제4기본셀(BC2)의 제1 P형 전원 프로그래머블 스위치(PD1), 제2바이패스 프로그래머블 스위치(PB2), 및 제4 및 제10프로그래머블 스위치(P4,P10)를 형성하는 퓨즈소자, 안티퓨즈소자, 또는 P형 또는 n형 전계효과 트랜지스터도 프로그램된다.
따라서, 제98b도에 도시된 바와 같이, 제4기본셀(BC1)의 제1∼제4트랜지스터(TP11,TP12,TN11,TN12)와 제4기본셀(BC2)의 제1∼4트랜지스터(TP21,TP22,TN21,TN22)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 처음에 입력신호(A1,A2)의 논리 AND를 증폭시키고, 결과신호와 입력신호 B의 논리 AND를 증폭시키며, 결과신호와 입력신호 C의 논리 OR 반전을 증폭시켜 제2출력배선(Lout2)을 통해 출력신호 X를 출력한다.
제99a, b도 및 c도는 제12실시예의 제4기본셀(4)로 프로그램될 수 있는 논리회로의 구성을 도시하고 있다.
제99a도는 3-입력 AND-OR 반전회로에 대칭형인 3-입력 OR-AND 반전회로를 도시하고 있다.
제99b도는 3-입력 AND-OR 반전회로에 대칭형인 3-입력 OR-AND 반전회로를 도시하고 있다.
제99c도는 3-입력 AND-OR 반전회로에 대칭형인 3-입력 OR-AND 반전회로를 도시하고 있다.
제99a, b, c도에 도시된 각 논리회로는 제4기본셀(4)을 프로그래밍하여 그에 대응하는 AND-OR 반전회로에 대칭되게 접속함으로써 형성될 수 있다.
제100a, b, c도는 제12실시예의 제4기본셀(4)에 의해 프로그램될 수 있는 다른 논리회로의 구성을 도시하고 있다.
100a도는 4-입력 AND-OR 반전회로에 대칭형인 4-입력 OR-AND 반전회로를 도시하고 있다.
100b도는 6-입력 AND-OR 반전회로에 대칭형인 6-입력 OR-AND 반전회로를 도시하고 있다.
100c도 4-입력 AND-OR 반전회로에 대칭형인 4-입력 OR-AND 반전회로를 도시하고 있다.
100도의 (a),(b) 및 (c)에 도시된 각 논리회로는 제4기본셀(4)을 프로그래밍하여 그에 대응하여 AND-OR 반전회로에 대칭되게 접속함으로써 형성될 수 있다.
따라서, 두개의 제4기본셀(4)을 적절히 프로그래밍하여 21종의 기본 논리셀을 형성할 수 있다.
제101a도 및 (b)는 제4기본셀(4)로 형성되는 D 플립플롭을 설명하기 위한 도면이다. 제101a도에서, D 플립플롭회로(DEF)는 12개의 제4기본셀(4)을 적절히 접속시킴으로써 형성되며, 제9∼제16실시예중 어느 하나의 실시예에 따라 12개의 기본셀을 접속시킴으로서 유사하게 형성될 수 있다.
예를 들어, D 플립플롭(DEF)은 제4기본셀(4)로 형성되는 8개의 반전회로(IN1 내지 IN8)와 제4기본셀(4)로 형성되는 전송게이트회로(TG1 내지 TG4)를 접속시켜 형성될 수 있다. 이 경우, D 플립플롭회로(DEF)를 형성하는 트랜지스터의 총수는 4개의 전송게이트(TG1 내지 TG4)를 형성하는 16개의 트랜지스터와 8개의 반전회로(IN1 내지 IN8)를 형성하는 32개의 트랜지스터를 포함한 48개이다.
따라서, 종래에 필요했던 트랜지스터수에 대략 절반에 상당하는 다수의 트랜지스터만을 사용하는 D 플립플롭을 형성할 수 있다. 또한, 트랜지스터상 타일부와 RAM 논리타일부 즉, 두 종류의 기본셀이 최소유닛으로서 사용되는 종래의 경우와 비교해 볼때, 기본셀의 향상된 이용효율을 가진 제9∼ 제16실시예에 따라 기본셀로부터 D 플립플롭회로를 보다 쉽게 형성할 수 있다.
(5) 제13실시예
제102a도는 제13실시예의 제5기본셀(5)의 구성도이다. 제5기본셀(5)은 제15 및 제16프로그래머블 스위치(P15,P16)가 추가로 제공된다는 점에 있어서 제1∼제4기본셀(1 내지 4)과는 다르다. 또한, 트랜지스터(TP1,TP2,TN1,TN2)의 소스 또는 드레인 인출전극(SD1 내지 SD6)의 대응하는 스위치에 접속된 제1∼제5프로그래머블 스위치(P1 내지 P5)와 제8∼제12프로그래머블 스위치(P8 내지 P12)는 제1 및 제2출력배선(Lout1,Lout2)에 직접 접속되지는 않는다.
다시말해서, 제102a도와 프로그램 부호 다이어그램에 있어서, 제5기본셀(5)은 제1∼제4트랜지스터(TP1,P2,N1,N2)와 20개의 프로그래머블 스위치(P11,PD2,PS1,PS2 및 P1 내지 P16)를 포함한다.
또한, 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)의 게이트(G)는 입력배선(Lin)에 접속되고 트랜지스터(TP1,TP2,TN1,TN2)의 소스 또는 드레인 인출전극(SD1 내지 SD6)은 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1 및 제2 n형 접지 프로그래머블 스위치(PS1,PS2) 및 제1∼제16프로그래머블 스위치(P1 내지 P16)를 통해 전원선(VDD), 접지선(GND), 제1 및 제2출력배선(Lout1,Lout2), 제1 및 제2 P형 보호용 배선(LP1,LP2), 및 제1 및 제2 n형 보호용 배선(LN1,LN2)에 각각 대응되게 접속된다.
즉, 제1트랜지스터(TP1)의 소스 또는 드레인 인출전극(SD1)은 제1 P형 전원 프로그래머블 스위치(PD1)를 통해 전원선(VDD)에 접속되고, 제1프로그래머블 스위치(P1)를 통해 제1 n형 보호용 배선에 접속되며, 제2프로그래머블 스위치(P2)를 통해 제2 P형 보호용 배선(LP2)에 접속된다.
또한, 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD2)은 제2 P형 전원 프로그래머블 스위치(PS2)를 통해 전원선(VDD)에 접속되고 제3프로그래머블 스위치(P3)를 통해 제2 P형 보호용 배선(LP2)에 접속된다. 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)은 제4프로그래머블 스위치(P4)를 통해 제2 P형 보호용 배선(LP2)에 접속되고, 제5프로그래머블 스위치(P5)를 통해 제2 n형 보호용 배선(LN2)에 접속되며, 제6프로그래머블 스위치(P6)를 통해 제1 P형 보호용 배선(LP1)에 접속된다.
게다가, 제3트랜지스터(TN1)의 소스 또는 드레인 인출전극(SD4)은 제1 n형 접지 프로그래머블 스위치(PS1)를 통해 접지선(GND)에 접속되고, 제8프로그래머블 스위치(P8)를 통해 제2 P형 보호용 배선(LP2)에 접속되며, 제9프로그래머블 스위치(P9)를 통해 제2 n형 보호용 배선(LN2)에 그리고 제1 n형 보호용 배선(LN1)에 접속된다. 제3 및 제4 트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD5)은 제2 n형 접지 프로그래머블 스위치(PS2)를 통해 접지선(GND)에 접속되고, 제10프로그래머블 스위치(P10)를 통해 제2 P형 보호용 배선(LP2)에 접속된다.
제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)은 제11프로그래머블 스위치(P11)를 통해 제2 n형 보호용 배선(LN2)에 접속되고, 제12프로그래머블 스위치(P12)를 통해 제2 P형 보호용 배선(LP2)에 접속되며, 제13프로그래머블 스위치(P13)를 통해 제1 n형 보호용 배선(LN1)에 접속된다.
이외에도, 제2 P형 보호용 배선(LP2)은 제7프로그래머블 스위치(P7)에 접속되고, 제2 n형 보호용 배선(LN2)은 제14프로그래머블 스위치(P14)에 접속된다. 제2 P형 보호용 배선(LP2)은 제15프로그래머블 스위치(P15)를 통해 제1출력배선(Lout1)에 접속되고, 제2 n형 보호용 배선(LN2)은 제16프로그래머블 스위치(P16)를 통해 제2출력배선(Lout2)에 접속된다. 다른 부분에 있어서는, 제5기본셀(5)의 구성은 제1기본셀(1)의 구성과 동일하므로 동일부분에 대한 설명은 생략하기로 한다.
제5기본셀(5)에 따라서, 여기에는 제102도(a)에 도시된 것처럼, 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 이들 트랜지스터(TP1,TP2,TN1,TN2) 및 배선에 접속하기 위한 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1 내지 P16)가 제공된다. 또한, 제2 P형 보호용 배선(LP2)는 제15프로그래머블 스위치(P15)를 통해 제1출력배선(Lout1)에 접속되고, 제2 n형 보호용 배선(LN2)은 제16프로그래머블 스위치(16)를 통해 제2출력배선(Lout2)에 접속된다.
이를 위해서, 최소유닛을 형성하는 제5기본셀(5)은 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 총 20개의 프로그래머블 스위치(PD1,PD2,PS1,PS2 및 P1∼P16)를 포함한다. 이들 프로그래머블 스위치(P15,P16)를 선택적으로 제조하여 도전성을 갖게 하도록 제15 및 제16프로그래머블 스위치(P15,P16)를 적절히 프로그래밍함으로써 제2 P형 보호용 배선(LP2)과 제1출력배선(Lout1)을 접속시키거나 제2 n형 보호용 배선(LN2)과 제2출력배선(Lout2)을 접속시킬 수 있다. 또한, 이들 프로그래머블 스위치(P15,P16)를 선택적으로 제조하여 비전도성을 갖게 하도록 제15 및 제16프로그래머블 스위치(P15,P16)를 적절히 프로그래밍함으로써, 제1 및 제2출력배선(Lout1,Lout2)을 제조하고 통과배선기능을 갖게 할 수 있다.
통과배선기능은 제5기본셀(5)을 수평방향으로 바이패스시키는 배선에 관한 것이고, 이웃한 제5기본셀(5)과 수평방향으로 통신하거나 최소배선거리를 실현하라는 요구가 있을때 효과적으로 사용된다.
이와 같이, 프로그래머블 스위치의 수가 제9실시예에서의 프로그래머블 스위치수와 비교했을때 2만큼 증가하기는 하지만, 통과배선기능을 이용하는 반전회로, 전력형 반전회로, 2-입력 NAND회로 및 2-입력 NOR회로드을 형성할 수 있게 한다. 또한, 두개의 제5기본셀(5)을 접속시켜 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4입력 NOR회로, 4-입력 AND-OR 반전회로등을 형성할 수 있다. 이외에도, 3개의 제5기본셀(5)을 접속시켜 6-입력 AND-OR 반전회로등을 형성할 수 있다.
(6) 제14실시예
제102b도는 제14실시예의 제6기본셀(6)의 구성도이다. 제6기본셀(6)은 제3 P형 전원 프로그래머블 스위치(PD3) 또는 제3 n형 접지 프로그래머블 스위치(PS3)를 이용하여 접지선(GND)에 접속시킨다.
다시말해서, 제102b도의 프로그램 부호 다이어그램에 있어서, 제6기본셀(6)은 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 22개의 프로그래머블 스위치(PD1 내지 PD3,PS1 내지 P16)를 포함한다.
제3 P형 전원 프로그래머블 스위치(PD3)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 전원선(VDD)사이에 접속되고, 제3 n형 접지 프로그래머블 스위치(PS3)는 제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)과 접지선(GND)사이에 접속된다. 다른 부분에 대해서는, 제6기본셀(6)의 구성이 제5기본셀(5)의 구성과 동일하므로 그에 대한 설명은 생략하기로 한다.
제6기본셀(6)에 따라서, 102b도에 도시된 것처럼 제1∼제4트랜지스터(TP1,TP2,TN1,TN2)와 이들 트랜지스터(TP1,TP2,TN1,TN2) 및 배선을 접속하기 위한 22개의 프로그래머블 스위치(PD1 내지 PD3,PS1 내지 PS3,P1 내지 P16)가 제공된다. 또한, 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)은 제3 P형 전원 프로그래머블 스위치(PD3)를 통해 전원선(VDD)에 접속되고, 제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)은 제3 n형 접지 프로그래머블 스위치(PS3)를 통해 접지선(GND)에 접속된다.
이러한 이유로, 최소단위를 형성하는 제6기본셀(6)은 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및 총22개의 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P16)를 포함한다. 제15 및 제16프로그래머블 스위치(P15,P16)를 제5기본셀(5)과 유사하게 적당히 프로그래밍함으로써 제1 및 제2출력배선(Lout1,Lout2)으로 하여금 관통배선기능을 갖도록 할 수 있다.
그러므로 프로그래머블 스위치의 수가 제9실시예에서 프로그래머블 스위치의 수에 비하여 4만큼 증가하더라도, 관통배선기능을 활용하는 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로등을 형성할 수 있게 된다. 또한 2개의 제6기본셀(6)을 접속함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로 또는 그 종류의 다른 것을 형성할 수 있다. 더욱 3개의 제6기본셀(6)을 접속함으로써 6-입력 AND-OR 반전회로 등을 형성할 수 있다.
(7) 제15실시예
제103a도는 제15실시예에 따른 제7기본셀(7)의 구성도이다. 제7기본셀은 제7기본셀(7)에 제 1 및 제2 바이패스 프로그래머블 스위치(PB1,PB2)가 제공된다는 점에서 제5기본셀(5)과 다르다.
달리말하면, 제103a도의 프로그램 기호도에서 제7기본셀(7)은 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및 22개 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16,PB1,PB2)를 포함한다.
또한 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된다. 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다. 그밖의 제7기본셀(7)의 구성은 제5기본셀(5)과 같으므로 그에 대한 설명은 생략한다.
제7기본셀(7)에 따르면 제103도(a)에 도시된 바와 같이 트랜지스터(TP1,TP2,TN1,TN2) 및 배선을 접속하기 위하여 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및 22개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16,PB1,PB2)가 제공되어 있다. 또한 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합되고, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4 트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합되어 있다.
이러한 이유로, 최소단위를 형성하는 제7기본셀(7)은 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및 총22개의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16,PB1,PB2)를 포함한다. 제11실시예와 유사하게 제1바이패스 프로그래머블 스위치(PB1)는 제2 P형 보호배선(LP2)을 통하지 않고 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)을 직접 접속할 수 있다. 또한 제2바이패스 프로그래머블 스위치(PB2)는 제2 n형 보호배선 (LN2)을 통하지 않고 제3 및 제4트랜지스터(TN1,TN2)의 소스 도는 드레인 인출전극(SD4,SD6)을 직접 접속할 수 있다.
그러므로 비록 프로그래머블 스위치의 수가 제9실시예의 프로그래머블 스위치의 수에 비하여 4만큼 증가 하더라도, 제13실시예에서와 유사하게 통과배선기능을 활용하는 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로, 2-입력 NOR회로등을 형성할 수 있게 된다. 또한 2개의 제7기본셀(7)을 접속함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로 등을 형성할 수 있다. 더욱이 3개의 제7기본회로(7)를 접속함으로써 6-입력 AND-OR 반전회로 등을 형성할 수 있다.
(8) 제16실시예
제103b도는 제16실시예에 따른 제8기본셀(8)의 구성을 도시한다. 제8기본셀은 제8기본셀(8)에 제3 P형 전원 프로그래머블 스위치(PD3), 제3 n형 접지 프로그래머블 스위치 및, 제1 및 제2바이패스 프로그래머블 스위치(PB1,BP2)가 제공된다는 점에서 제1기본셀(1)과 다르다.
달리말하면 103b도의 프로그램 기호도에서 제8기본셀(8)은 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및 24개의 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P16,PB1,PB2)를 포함한다.
또한 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된다. 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다.
그밖의 제7기본셀(7)의 구성은 제5기본셀(5)의 그것과 동일하므로 그에 대한 설명은 생략한다.
제8기본셀(8)에 따르면 제103b도에 도시되는 바와 같이 이들 트랜지스터(TP1,TP2,TN1,TN2) 및 배선을 접속하기 위하여 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및, 24개의 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P16,PB1,PB2)가 제공된다. 또한 제3 P형 전원 프로그래머블 스위치(PD3)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3) 및 전원선(VDD)사이에 결합되고, 제3 n형 접지 프로그래머블 스위치(PS3)는 제4트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD6)및 접지선(GND)사이에 결합된다. 더욱이 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합되고, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다.
이러한 이유로, 최소단위를 형성하는 제8기본셀(8)은 제1-제4트랜지스터(TP1,TP2,TN1,TN2) 및 총 24개의 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P16,PB1,PB2)를 포함한다. 제12실시예와 유사하게 2-입력 NAND회로는 퓨즈소자, 안티퓨즈소자 또는 제1 및 제3 P형 전원 프로그래머블 스위치(PD1,PD3)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 n형 접지 프로그래머블 스위치(PS1) 및, 제8기본셀(8)내의 제3 및 제12프로그래머블 스위치(P3,P12)를 적당히 프로그래밍함으로써 형성될 수 있다.
그러므로 비록 프로그래머블 스위치의 수가 제9실시예에서 프로그래머블 스위치의 수에 비하여 6만큼 증가하더라도, 제13실시예에서와 유사하게 통과배선기능을 활용함으로써 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로,2-입력 NOR회로등을 형성할 수 있게 된다. 또한 2개의 제8기본셀(8)을 접속함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 4-입력 AND-OR 반전회로등을 형성할 수 있다.
더욱이 3개의 제8기본셀(8)을 접속함으로써 6-입력 AND-OR 반전회로등을 형성할 수 있다. 제1-제8기본셀(1-8)은 비교적 작은 크기를 갖는 논리게이트회로를 형성하기에 적당하다. 이와 반대로 후술할 제9-제12기본셀은 비교적 큰 크기를 갖는 논리게이트회로를 형성하기에 적당하다.
(9) 17실시예
제104도는 제17실시예에 다른 제9기본셀(9)의 구성을 도시한다. 이 제9기본셀은 제9기본셀(9)에 8개 트랜지스터(TP1-TP4,TN1-TN4)가 제공된다는 점에서 제1-제8기본셀(1-8)과 다르다.
달리말하면 제104도의 프로그램 기호도에서 제9기본셀(9)은 제1-제8트랜지스터(TP1-TP4,TN1-TN4) 및, 30개의 프로그래머블 스위치(PD1-PD4,PS1-PS4,P1-P22)를 포함한다.
예컨대 제1-제8트랜지스터(TP1TP4,TN1-TN4)의 각 게이트(G)는 입력배선(Lin)에 접속된다 제1-제8트랜지스터(TP1-TP4,TN1-TN4)의 소스 또는 드레인 인출전극(SD1-SD12)은 제1-제4 P형 전원 프로그래머블 스위치(PD1-PD4), 제1-제4 n형 접지 프로그래머블 스위치(PS1-PS4) 및 제1-제22프로그래머블 스위치(P1-P22)중 대응하는 것을 통해 전원선(VDD), 접지선(GND) 및, 제1 및 제2출력배선(Lout1,Lout2)중 대응하는 것에 결합된다.
달리말하면 제1트랜지스터(TP1)의 소스 또는 드레인 인출전극(SD1)은 제1 P형 전원 프로그래머블 스위치(PD1)를 통해 전원선(VDD)에. 제1프로그래머블 스위치(P1)를 통해 제2출력배선(Lout2)에, 그리고, 제2프로그래머블 스위치(P2)를 통해 제1출력배선(Lout1)에 결합된다.
또한 제1 및 제2트랜스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD2)은 제2 P형 전원 프로그래머블 스위치(PD2)를 통해 전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제1출력배선(Lout1)에 결합된다. 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)으 제4프로그래머블 스위치(P4)를 통해 제1출력배선(Lout1)에 제5프로그래머블 스위치(P5)를 통해 제2출력배선(Lout2)에 그리고 제6프로그래머블 스위치(P6)를 통해 제3트랜지스터(TP3)의 소스 또는 드레인 인출전극(SD4)에 결합된다.
더욱이 제3트랜지스터(TP3)의 소스 도는 드레인 인출전극(SD4)은 제3 P형 전원 프로그래머블 스위치(PD3)를 통해 전원선(VDD)에, 제7프로그래머블 스위치(P7)를 통해 제2출력배선(Lout2)에, 그리고 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout1)에 결합된다. 제3 및 제4트랜지스터(TP3,TP4)의 소스 또는 드레인 인출전극(SD5)은 제4 P형 전원 프로그래머블 스위치(PD4)를 통해 전원선(VDD)에, 그리고 제9프로그래머블 스위치(P9)를 통해 제1출력배선(Lout1)에 결합된다.
또한 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD6)은 제10프로그래머블 스위치(P10)를 통해 제1출력배선(Lout1)에, 그리고 11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout2)에 결합된다.
제5트랜지스터(TN1)의 소스 또는 드레인 인출전극(SD7)은 제1 n형 접지 프로그래머블 스위치(PS1)를 통해 접지선(GND)에, 제12프로그래머블 스위치(P12)를 통해 제1출력배선(Lout1)에, 그리고 제13프로그래머블 스위치(P13)를 통해 제2출력배선(Lout2)에 결합된다. 제5 및 제6트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD8)은 제2 n형 접지 프로그래머블 스위치(PS2)를 통해 접지선(GND)에, 그리고 제14프로그래머블 스위치(P14)를 통해 제2출력배선(Lout2)에 결합된다.
제6트랜지스터(TN2)의 또는 드레인 인출전극(SD9)은 제15프로그래머블 스위치(P15)를 통해 제2출력배출(Lout2)에, 제16프로그래머블 스위치(P16)를 통해 제2출력배선(Lout2)에, 제16프로그래머블 스위치(P16)를 통해 제1출력배선(Lout2)에, 제16프로그래머블 스위치(P16)를 통해 제1, 제2출력배선(Lout1)에, 그리고 제17프로그래머블 스위치(P17)를 통해 제7트랜지스터(TP3)의 소스 또는 드레인 인출전극(SD10)에 결합된다. 제7트랜지스터(TN3)의 소스 또는 드레인 인출전극(SD10)은 제3 n형 접지 프로그래머블 스위치(PS3)를 통해 접지선(GND)에, 제18프로그래머블 스위치(P18)를 통해 제1출력배선(Lout1)에, 그리고 제19프로그래머블 스위치(P19)를 통해 제2출력배선(Lout2)에 결합된다.
더욱이 제7및 제8트랜지스터(TN3,TN4)의 소스 또는 드레인 인출전극(SD11)은 제4 n형 접지 프로그래머블 스위치(PS4)를 통해 접지선(GND)에, 그리고 제20프로그래머블 스위치(P20)를 통해 제2출력배선(Lout2)에 결합된다. 제8트랜지스터(TN4)의 소스 또는 드레인 인출전극(SD12)은 제21프로그래머블 스위치(P21)를 통해 제2출력배선(Lout2)에, 그리고 제22프로그래머블 스위치(P22)를 통해 제1출력배선(Lout1)에 결합된다. 그밖의 제9기본셀(9)의 구성은 제1기본셀(1)과 동일하므로 그 설명은 생략한다.
제9기본설에 따르면, 제104도에 도시된 바와 같이 이들 트랜지스터(TP1-TP4,TN1-TN4) 및 배선을 접속하기 위하여 제1-제8트랜지스터(TP1-TP4,TN1-TN4) 및, 프로그래머블 스위치(PD1-PD4,PS1-PS4,P1-P22)가 제공된다.
이러한 이유로, 최소단위를 형성하는 제9기본셀(9)은 8개 트랜지스터(TP-1-TP4,TN1-TN4) 및 총 30개의 프로그래머블 스위치(PD1-PD4,PS1-PS4,P1-P22)를 포함한다. 예컨대 제9기본셀(9)에서 퓨즈소자, 안티퓨즈소자 또는 제1, 제2 및 제4 P형 전원 프로그래머블 스위치(PD1,PD2,PD4)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 및 제2 n형 접지 프로그래머블 스위치(PS1,PS2) 및, 제4, 제8, 제10, 제17 및 제22프로그래머블 스위치(P4,P8,P10,P17,P22)가 프로그램된다.
따라서 제1트랜지스터(TP1) 및 전원선(VDD)의 소스 또는 드레인 인출전극(SD1)은 제1P형 전원 프로그래머블 스위치(PD1)를 통해 결합되고, 제1 및 제2 트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD2) 및 전원선(VDD)은 제2 P형 전원 프로그래머블 스위치(PD2)를 통해 결합된다.
또 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3) 및 제1출력배선(Lout1)은 제4프로그래머블 스위치(P4)를 통해 결합되고, 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD4) 및 제1출력배선(Lout1)은 제8프로그래머블 스위치(P8)를 통해 결합된다. 제3 및 제4트랜지스터(TP3,TP4)의 소스 또는 드레인 인출전극(SD5) 및 전원선(VDD)은 제4 P형 전원 프로그래머블 스위치(PD4)를 통하여 결합되고, 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD6) 및 제1출력배선(Lout1)은 제10프로그래머블 스위치(P10)를 통하여 결합된다.
더욱이 제5트랜지스터(TN1)의 소스 또는 드레인 인출전극(SD7) 및 접지선(GND)은 제1 n형 접지 프로그래머블 스위치(PS1)를 통하여 결합되고, 제5 및 제6트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD8) 및 접지선(GND)은 제2 P형 전원 프로그래머블 스위치(PS2)를 통하여 결합된다.
더욱 제6트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD9) 및 제7트랜지스터(TN3)의 소스 또는 드레인 인출전극(SD10)은 제17프로그래머블 스위치(P17)를 통하여 결합된다. 제8트랜지스터(TN4)의 소스 또는 드레인 인출전극(SD12) 및 제1출력배선(Lout1)은 제22프로그래머블 스위치(P22)를 통하여 결합된다.
(10) 제18실시예
제105도는 제18실시예에 따른 제10기본셀(10)의 구성을 도시한다. 제10기본셀(10)은 제10기본셀(10)에 제5 및 제6 P형 전원 프로그래머블 스위치(PD5,PD6) 및 제5 및 제6 n형 접지 프로그래머블 스위치(PS5,PS6)가 제공된다는 점에서 제9기본셀(9)과 다르다.
달리말하면 제105도의 프로그램 기호도에서 제10기본셀(10)은 제1-제8트랜지스터(TP1-TP4,TN1-TN4) 및 34개의 프로그래머블 스위치(PD1-PD6,PS1-PS6,P1-P22)를 포함한다.
예컨대 제5 P형 전원 프로그래머블 스위치(PD5)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3) 및 전원선(VDD)사이에, 제6 P형 전원 프로그래머블 스위치(PD6)는 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD6) 및 전원선(VDD)사이에 결합된다. 게다가 제5 n형 접지 프로그래머블 스위치(PS5)는 제6트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD9) 및 접지선(GND)사이에, 제6 n형 접지프로그래머블 스위치(PS6)는 제8트랜지스터(TN4)의 소스 또는 드레인 인출전극(SD12) 및 접지선(GND)사이에 결합된다. 그밖의 제10기본셀(10)의 구성은 제9기본셀(9)과 동일하므로 그에 대한 설명은 생략한다.
제10기본셀(10)에 따르면 제105도에 도시된 바와 같이 이들 트랜지스터(TP1-TP4,TN1-TN4) 및 배선을 접속하기 위하여 제1-제8트랜지스터(TP1-TP4,TN1-TN4) 및 프로그래머블 스위치(PD1-PD6,PS1-PS6,P1-P22)가 구비되어 있다.
제5 P형 전원 프로그래머블 스위치(PD5)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3) 및 전원선(VDD)사이에, 제6 P형 전원 프로그래머블 스위치(PD6)는 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD6) 및 전원선(VDD)사이에 결합된다. 또 5형 n형 접지 프로그래머블 스위치(PS5)는 제6트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD9) 및 접지선(GND)사이에, 제6 n형 접지 프로그래머블 스위치(PS6)는 제8트랜지스터(TN4)의 소스 또는 드레인 인출전극(SD12)및 접지선(GND)사이에 결합된다.
이러한 이유로 최소단위를 형성하는 제10기본셀(10)은 8개의 트랜지스터(TP1-TP4,TN1-TN4) 및 총 34의 프로그래머블 스위치(PD1-PD6,PS1-PS6,P1-P22)로 구성된다. 예컨대 퓨즈소자, 안티퓨즈소자 또는 제1, 제3, 제5 및 제6 P형 전원 프로그래머블 스위치(PD1,PD3,PD5,PD6)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 n형 접지 프로그래머블 스위치(PS1) 및, 제10기본셀(10)내에 있는 제3, 제9, 제17 및 제22프로그래머블 스위치(P3,P9,P17,P22)는 4-입력 NAND회로를 형성할 때 프로그램된다.
따라서, 비록 제10기본셀(10)내에 필요한 프로그래머블 스위치의 수가 제9기본셀(9)에 비하여 4만큼 증가할지라도, 총 34개의 프로그래머블 스위치(PD1-PD6,PS1-PS6,P1-P22)를 적당히 프로그래밍함으로써 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로, 4-입력 AND-OR 반전회로등과 같은 기본 논리셀을 형성할 수 있다.
(11) 제19실시예
제106도는 제19실시예에 다른 제11기본셀(11)의 구성을 도시한다. 이 제11기본셀(11)은 제11기본셀(11)에 제1-제4바이패스 프로그래머블 스위치(PB1-PB4)가 제공된다는 점에서 제9기본셀과 다르다.
달리말하면, 제106도의 프로그램 기호도에서 제11기본셀(11)은 제1-제8트랜지스터(TP1-TP4,TN1-TN4) 및 34개의 프로그래머블 스위치(PD1-PD4,PS1-PS4,PB1-PB4,P1-P22)를 포함한다.
예컨대 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된다. 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터(TP3,TP4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다.
또한 제3바이패스 프로그래머블 스위치(PB3)는 제5 및 제6트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD7,SD9)사이에, 제4바이패스 프로그래머블 스위치(PB4)는 제7 및 제8트랜지스터(TN3,TN4)의 소스 또는 드레인 인출전극(SD10,SD12)사이에, 제4바이패스 프로그래머블 스위치(PB4)는 제7 및 제8트랜지스터(TN3,TN4)의 소스 또는 드레인 인출전극(SD10,SD12)사이에 결합된다. 그밖의 제11기본셀(11)의 구성은 제9기본셀(9)와 동일하므로 그에 대한 설명은 생략한다.
제11기본회로(11)에 따르면 제106도에 도시된 바와 같이 이들 트랜지스터(TP1-TP4,TN1-TN4) 및 배선을 접속하기 위하여 제1-제8트랜지스터(TP1-TP4,TN1-TN4) 및 프로그래머블 스위치(PD1-PD4,PS1-PS4,PB1-PB4,P1-P22)가 제공된다. 제1 및 제2바이패스 프로그래머블 스위치(PB1,PB2)는 각각 제1 및 제2 트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3)사이 및 제3 및 제4트랜지스터(TP3,TP4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된다. 또한 제3 및 제4바이패스 프로그래머블 스위치(PB3,PB4)는 각각 제5 및 제6트랜지스터(TN1,TN2)의 소스 또느 드레인 인출전극(SD7,SD9)사이 및 제7 및 제8트랜지스터(TN3,TN4)의 소스 또는 드레인 인출전극(SD10,SD12)사이에 결합된다.
그러므로, 최소단위 형성하는 제11기본셀(11)은 8개의 트랜지스터(TP1-TP4,TN1-TN4) 및 총 34개의 프로그래머블 스위치(PD1-PD4,PS1-PS4,PB1-PB4,P1-P22)로 구성된다. 또한 제1 및 제2바이패스 프로그래머블 스위치(PB1,PB2)를 사용함으로써, 제1출력배선(Lout1)을 통하지 않고 제1 및 제2트랜지스터(TP1,TP2)의 소스 또는 드레인 인출전극(SD1,SD3) 및 제3, 제4트랜지스터(TP3,TP4)의 소스 또는 드레인 인출전극(SD4,SD6)을 직접 접속할 수 있다.
유사하게, 제3 및 제4바이패스 프로그래머블 스위치(PB3,PB4)를 사용함으로써 제2출력배선(Lout2)을 통하지 않고 제5 및 제6트랜지스터(TN1,TN2)의 소스 또는 드레인 인출전극(SD7,SD9) 및 제7 및 제8트렌지스터(TN3,TN4)의 소스 또는 드레인 인출전극(SD10,SD12)을 직접 접속할 수 있다.
따라서, 제11기본셀은 제9기본셀(9)에서 필요한 프로그래머블 스위치의 수에 비하여 4개의 보다 많은 프로그래머블 스위치를 필요로 하지만, 제107도-115도와 관련하여 후술될 바와같이 총34개의 프로그래머블 스위치(PD1-PD4,PS1-PS4,PB1-PB4,P1-P22)를 적당히 프로그래밍함으로써 8개의 트랜지스터(TP1-TP4,TN1-TN4)로부터 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로,4-입력 AND-OR 반전회로 등과 같은 기본 논리셀을 형성할 수 있다.
이하, 제19실시예의 제11기본셀(11)의 프로그래밍에 대해 설명하기로 한다.
제107a도 및 (b)에서는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 달성되는 3-입력 NAND회로의 구성을 도시한다.
제107a도에서 제11기본셀(11)의 퓨즈소자 안티퓨즈소자 또는 제1, 제2 및 제4 P형 전원 프로그래머블 스위치(PD1,PD2,PD4)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 및 제2 n형 전원 프로그래머블 스위치(PS1,PS2) 및 제4, 제8, 제10, 제17 및 제22 프로그래머블 스위치(P4,P8,P10,P17,P22)가 프로그래밍 된다.
따라서 제107b도에서 도시된 바와같이, 제11기본셀(11)의 제1-제4트랜지스터(TP1-TP4) 및 제5-제8트랜지스터(TN1-TN4)를 포함하는 3-입력 NAND회로를 형성할 수 있다. 이 3-입력 NAND회로는 입력신호(A1,A2,A3)의 논리(NAND를 달성함)를 증폭하고 제1출력배선(Lout1)을 통해 출력신호(X)를 출력한다.
제108a 및 b에서는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 달성되는 3-입력 NOR회로의 구성이 도시된다.
제108a도에서 제11기본셀(11)의 퓨즈소자, 안티퓨즈소자 또는, 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1, 제2 및 제4 n형 전원 프로그래머블 스위치(PS1,PS2,PS4) 및 , 제4, 제6, 제11, 제15, 제19 및 제21프로그래머블 스위치(P4,P6,P11,P15,P21)가 프로그래밍 된다.
따라서, 제108b도에 도시된 바와같이 , 제11기본셀(11)의 제1-제4트랜지스터(TP1-TP4) 및 제1-제8트랜지스터(TN1-TN8)를 포함하는 3-입력 NOR회로를 형성할 수 있다. 이 3-입력 NOR회로는 입력신호(A1,A2,A3)의 논리(NOR를 달성함)를 증폭하고 제2출력배선(Lout2)를 통해 출력신호(X)를 출력한다.
제109a도 및 b 에는 제19실시예의 제11기본셀(11)을 프로그밍함으로써 달성되는 4-입력 NAND회로의 구성이 도시된다. 109a도에서 제11기본셀(11)이 퓨즈소자, 안티퓨즈소자 또는, 제2 및 제4 P형 전원 프로그래머블 스위치(PD1,PD4)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 n형 전원 프로그래머블 스위치(PS1) 및, 제2, 제4, 제8, 제10, 제17 및 제22 프로그래머블 스위치(P2,P4,P8,P10,P17,P22)가 프로그래밍된다.
따라서 제109b도에 도시된 바와같이, 제1-제4트랜지스터(TP1-TP4) 및 제11기본셀(11)의 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 NAND회로를 형성할 수 있다. 이 4-입력 NAND회로는 입력신호(A1,A2,A3,A4)의 논리(NAND를 달성함)를 증폭하고 제1출력배선(Lout1)을 통하여 출력신호(X)를 출력한다.
제110a, b도에는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 달성되는 4-입력 NOR회로의 구성을 도시한다. 제110a도에서 제11기본셀(11)의 퓨즈소자, 안티퓨즈소자 또는, 제1 P형 전원 프로그램머블 스위치(PD1)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제2 및 제4 n형 전원 프로그래머블 스위치(PS2,PS4) 및, 제6, 제11, 제13, 제15, 제19 및 제21 프로그래머블 스위치(P6,P11,P13,P15,P19,P21)가 프로그래밍된다.
제111a도 및 b에는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 달성되는 3-입력 AND-OR 반전회로의 구성이 도시된다. 제111a도에서 제11기본셀(11)의 퓨즈소자, 안티퓨즈소자 또는, 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1, 제2 및 제3 n형 전원 프로그래머블 스위치(PS1,PS2,PS3) 및 제4, 제7, 제9, 제11, 제15 및 제21 프로그래머블 스위치(P4,P7,P9,P11,P15,P21)가 프로그래밍 된다.
따라서 제110b도에서 도시된 바와같이 제1-제4트랜지스터(TP1-TP4) 및 제11기본셀(11)의 제5-제8트랜지스터(TN1-4)를 포함하는 4-입력 NOR회로를 형성할 수 있다. 이 4-입력 NOR회로는 입력신호(A1,A2,A3,A4)의 논리(NOR을 달성함)을 증폭하고 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
따라서 제111b도에 도시된 바와같이 제11기본셀(11)의 제1-제4트랜지스터(TP1-TP4) 및 제5-제8트랜지스터(TN1-TN4)를 포함하는 3-입력 AND-OR 반전회로를 형성할 수 있다. 이3-입력 AND-OR 반전회로는 입력신호(A1,A2)의 논리 (AND를 달성함)를 증폭하고, 결과 신호 및 입력신호(B)의 논리 (OR 반전을 달성함)를 증폭하고, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제112a도 및 b 에는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 달성되는 4-입력 AND-OR 반전회로의 구성을 도시한다. 제112a도에서 제11기본셀(11)의 퓨즈소자, 안티퓨즈소자 또는, 제2 및 제3 P형 전원 프로그래머블 스위치(PD2,PD3)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제4 n형 전원 프로그래머블 스위치(PS4) 및 제2, 제4, 제9, 제11, 제13, 제17, 및 제21 프로그래머블 스위치(P2,P4,P9,P11,P13,P17)가 프로그래밍 된다.
따라서, 제112b도에서 도시되는 대로 제11기본셀(11)의 제1-제4트랜지스터(TP1-TP4) 및 제5-제8 트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 입력신호(A1,A2,A3)의 논리(AND를 달성함)를 증폭하고, 결과신호 및 입력신호(B)의 논리 (OR 반전을 달성함)을 증폭하고, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제113a도 및 b 에는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 달성되는 4-입력 AND-OR 반전회로의 구성이 도시된다. 제113a도에서 제11기본셀(11)의 퓨즈소자, 안티퓨즈소자 또는, 제2 P형 전원 프로그래머블 스위치(PD2)를 형성하는 P형 또는 n형 전계효과 트랜지스터, 제1 및 제3 n형 전원 프로그래머블 스위치(PS1,PS3) 및 제2, 제4, 제7, 제9, 제11, 제15 및 제21 프로그래머블 스위치(P2,P4,P7,P9,P11,P15,P21)가 프로그래밍 된다.
따라서 113b에 도시된 바와같이, 제11기본셀(11)의 제1-제4트랜지스터(TP1-TP4) 및 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 입력신호(A1,A2)의 논리(AND를 달성함)를 증폭하고, 입력신호(B1,B2)의 논리(AND를 달성함)를 증폭하고, 결과의 두 신호의 논리 (OR 반전을 달성함)을 증폭하고, 제2출력배선(Lout2)을 통하여 출력신호(X)를 출력한다.
제114a 및 b 는 제19실시예의 제11기본셀(11)을 프로그래밍함으로써 획득되는 4-입력 AND-OR 반저회로의 구성도이다. 제114a도에서 제11기본셀(11)의 제4 P형 전원 프로그래머블 스위치(PD4), 제2 및 제3 n형 전원 프로그래머블 스위치(PS2,PS3), 제1, 제4, 제8, 제10, 제13, 제15 및 제20프로그래머블 스위치(P1,P4,P8,P10,P13,P15,P20)을 형성하는 퓨즈소자, 안티퓨즈소자 또는 P형이나 n형 전계효과 트랜지스터가 프로그래밍된다.
따라서, 제114b도에 도시된 바와같이, 제11기본셀(11)의 제1- 제4트랜지스터(TP1-TP4) 및 제3-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 우선 입력신호(A1), (A2)의 AND 논리를 증폭하고, 그 결과신호와 입력신호(B1,B2)의 OR 반전논리를 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제115a 및 b 는 제19실시예에 따른 제11기본셀(11)을 프로그래밍함으로써 구현된 4-입력 AND-OR 반전회로의 구성을 도시한다. 제115a도에서 퓨즈소자, 안티퓨즈소자 또는, 제11기본셀(11)의 제1, 및 제3 P형 전원 프로그래머블 스위치(PS1,PS3), 제 4 n 형 전원 프로그래머블 스위치(PS4), 제3바이패스 프로그래머블 스위치(PB3) 및 제4, 9, 11, 12, 14, 17, 18, 및 제21 프로그래머블 스위치(P4,P9,P11,P14,P17,P21)를 형성하는 P형 또는 n형 전계효과 트랜지스터가 프로그래밍 된다.
따라서, 제115b도에 도시된 바와같이, 제11기본셀(11)의 제1-제4트랜지스터(TP1-TP4) 및 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 우선 입력신호(A1), (A2)의 OR 논리를 증폭하고, 그 결과 신호와 입력신호(B)의 AND 논리를 증폭하고, 그 결과 신호와 입력신호(C)의 OR 반전논리를 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
(12) 제12실시예
제116도는 제20실시예에 따른 제12기본셀의 구조를 도시한다. 제12기본셀(12)이, 제5 및 제6 P형 전원 프로그래머블 스위치(PD5,PD6), 제5 및 제 n형 전원 프로그래머블 스위치(PS5,PS6) 및 제1-제4바이패스 프로그래머블 스위치(PB1-PB4)를 제공하는 점에서 제9기본셀(9)과 구별된다.
즉, 제12기본셀(12)은 제1-제8트랜지스터(TP1-TP4), (TN1-TN4) 및 이 트랜지스터(TP1-TP4), (TN1-TN4)와 배선을 연결하기 위한 38개의 프로그래머블 스위치(PD1-PD6,PS1-PS6,PB1-PB4,P1-P22)를 포함한다.
예컨대, 제5 P 형 전원 프로그래머블 스위치(PD5)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 전원선(VDD) 사이에 결합되고, 제6 P형 전원 프로그래머블 스위치(PD6)는 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD6)과 전원선(VDD) 사이에 결합된다.
또한, 제5 n형 접지 프로그래머블 스위치(PS5)는 제6트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD9)과 접지선(GND) 사이에 결합되고, 제6 n형 접지 프로그래머블 스위치(PS6)는 제8트랜지스터(TN4)의 소스 또는 드레인 인출전극(SD12)과 접지선(GND) 사이에 결합된다. 또 제1바이패스 프로그래머블 스위치(PB1)는 제1 및 제2 트랜지스터들(TP1,TP2)의 소스 또는 드레인 인출전극들 (SD1,SD3) 사이에 결합되고, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4 트랜지스터들(TP3,TP4)의 소스 또는 드레인 인출전극들(SD4,SD6) 사이에 결합된다.
또한, 제3바이패스 프로그래머블 스위치(PB3)는 제5 및 제6트랜지스터들(TN1,TN2)의 소스 또는 드레인 인출전극들(SD7,SD9)사이에 결합되고, 제4 바이패스 프로그래머블 스위치(PB4)는 제7 및 제8트랜지스터들(TN3,TN4)의 소스 또는 드레인 인출전극들(SD10,SD12) 사이에 결합된다. 그밖의 제12기본셀(12)의 구조는 제9기본셀(9)의 구조와 동일하므로, 그 설명은 생략한다.
제12기본셀(12)에 따르면, 제116도에 도시된 바와같이, 제1-제8트랜지스터(TP1-TP4,TN1-TN4)및 이 트랜지스터들(TP1-TP4,TN1-TN4)과 배선을 연결하기 위한 38개의 프로그래머블 스위치(PD1-PD6,PS1-PS6,PB1-PB4,P1-P22)가 제공된다. 제5 P형 전원 프로그래머블 스위치(PD5)는 제2트랜지스터(TP2)의 소스 또는 드레인 인출전극(SD3)과 전원선(VDD)사이에 결합되고, 제6 P형 전원 프로그래머블 스위치(PD6)는 제4트랜지스터(TP4)의 소스 또는 드레인 인출전극(SD6) 과 전원선(VDD) 사이에 결합된다. 또한 제5 n형 접지 프로그래머블 스위치(PS5)는 제6트랜지스터(TN2)의 소스 또는 드레인 인출전극(SD9)과 접지선(GND) 사이에 결합되고, 제6 n형 접지 프로그래머블 스위치(PS6)는 제8트랜지스터(TN4)의 소스 또는 드레인 인출전극(SD12)과 접지선(GND)사이에 결합된다.
또, 제1 바이패스 프로그래머블 스위치(PB1)는 제1 및 제2트랜지스터들(TP1,TP2)의 소스 또는 드레인 인출전극들(SD1,SD3) 사이에 결합되고, 제2바이패스 프로그래머블 스위치(PB2)는 제3 및 제4트랜지스터들(TP3,TP4)의 소스 또는 드레인 인출전극들(SD4,SD6) 사이에 결합된다. 또한, 제3바이패스 프로그래머블 스위치(PB3)는 제5 및 제6트랜지스터들(TN1,TN2)의 소스 또는 드레인 인출전극들(SD7,SD9) 사이에 결합되고, 제4 바이패스 프로그래머블 스위치(PB4)는 제7 및 제8트랜지스터들(TN3,TN4)의 소스 또는 드레인 인출전극들(SD10,SD12) 사이에 결합된다.
그러므로, 최소단위를 형성하는 제12기본셀(12)은 8개의 트랜지스터(TP1-TP4, TN1-TN4) 및 총 38개의 프로그래머블 스위치(PD1-PD6, PS1,PS6,PB1-PB4, P1-P22)로 구성된다. 예컨대, 퓨즈소자, 안티퓨즈소자, 또는 제12기본셀(12)내의 제3 P형 전원 프로그래머블 스위치(PD3), 제2 n형 접지 프로그래머블 스위치(PS2), 제1 및 제4바이패스 프로그래머블 스위치(PB1,PB4) 및 제1, 3, 10, 13, 18 프로그래머블 스위치(P1, P3, P10, P13, P18)를 형성하는 P형 또는 n형 전계효과 트랜지스터는 프로그래밍 되어 4-입력 AND-OR 반전회로를 형성한다.
따라서, 제9 기본셀(9)과 비교해보면, 제12기본셀(12)에서 요구되는 프로그래머블 스위치의 수는 8개 증가한다. 그러나, 제117도-125도를 참조로 하여 이하의 설명과 같이 38개의 프로그래머블 스위치(PD1-PD6, PS1-PS6,PB1-PB4,P1-P22)를 적절히 프로그래밍함으로써, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로 및 4-입력 AND-OR 반전회로와 같은 기본 논리셀을 형성할 수 있다.
이하, 제20실시예에 따른 제12기본셀(12)의 프로그래밍법을 설명하기로 한다.
제117a도 및 117b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 3-입력 NAND회로의 구성을 도시한다. 제117a도에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제1-제3 및 제6 P형 전원 프로그래머블 스위치(PD1-PD3,PD6), 제1 및 제2 n형 전원 프로그래머블 스위치(PS1,PS2), 제4, 9, 17, 22 프로그래머블 스위치(P4, P9, P17, P22)를 형성하는 P형 또는 n형 전계효과 트랜지스터가 프로그래밍 된다.
따라서, 제117b도에 도시된 바와같이, 제12기본셀(12)의 제5-제8트랜지스터(TN1-TN4) 및 제1-제4 트랜지스터(TP1-TP4)를 포함하는 3-입력 NAND회로를 형성할 수 있다. 이 3-입력 NAND회로는 입력신호(A1-A3)의 NAND 논리를 증폭하고 제 1출력배선(Lout1)을 통해 출력신호(X)를 출력한다.
제118a 및 b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 3-입력 NOR회로의 구조를 도시한다. 제118a도에서, 퓨즈소자, 안티퓨즈소자, 또는 제12기본셀(12)의 제1 및 제2 P형 전원 프로그래머블 스위치(PD1,PD2), 제1-제3 및 제6 n형 전원 프로그래머블 스위치(PS1-PS3,PS6) 및 제4, 6, 11, 15, 20 프로그래머블 스위치(P4, P6, P11, P15, P20)를 형성하는 P형 또는 n형 전계효과 트랜지스터가 프로그래밍 된다.
따라서, 제118b에 도시된 바와같이, 제12기본셀(12)의 제1-4트랜지스터(TP1-TP4) 및 제5-제8 트랜지스터(TN1-TN8)를 포함하는 3-입력 NOR회로를 형성할 수 있다. 이 3-입력 NOR회로는 입력신호(A1, A2, A3)의 NOR 논리를 증폭하여, 제2 출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제119a 및 b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 4-입력 NAND회로의 구성을 도시한다. 제119도(a)에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제1, 3, 5, 6 P형 전원 프로그래머블 스위치(PD1,PD3,PD5,PD6), 제1형 n형 프로그래머블 스위치(PS1) 및 제 3, 9, 17, 22 프로그래머블 스위치(P3,P9 P17, P22)를 형성하는 P형 또는 n형 전계효과 트랜지스터가 프로그래밍 된다.
따라서, 제119도(b)에 도시된 바와같이, 제12기본셀(12)의 제1-제4트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 NAND회로를 형성할 수 있다. 이 4-입력 NAND회로는 입력신호(A1-A4)의 NAND논리를 증폭하여, 제1출력배선(Lout1)을 통해 출력신호를 출력한다.
제120a도 및 b는 제19실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 4-입력 NOR회로의 구성을 도시한다. 제120a에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제1 P형 전원 프로그래머블 스위치(PD1), 제1, 3, 5, 6 n형 전원 프로그래머블 스위치(PS1,PS3,PS5,PS6 및 제6, 11, 14, 20 프로그래머블 스위치(P6, P11, P14, P20)를 구성하는 P형 또는 n형 전계효과 트랜지스터가 프로그래밍 된다.
따라서, 제120b도에 도시된 바와같이, 제12기본셀(12)의 제1-제4 트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 NOR회로를 형성할 수 있다. 이 4-입력 NOR회로는 입력신호(A1-A4)의 NOR 논리를 증폭하여 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제121a도 및 b는 제121실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 3-입력 AND-OR 반전회로의 구성을 도시한다. 제121a에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제1 및 제2 P형 전원 프로그래머블 스위치(PD1, PD2), 제1-제3 n형 전원 프로그래머블 스위치(PS1-PS3) 및 제4, 7, 9, 11, 15, 21 프로그래머블 스위치(P4, P7, P9, P11, P15, P21)를 형성하는 P형 또는 n형 전계효과 트랜지스터는 프로그래밍 된다.
따라서, 제121b도에 도시된 바와같이, 제12기본셀(12)의 제1-제4 트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 3-입력 AND-OR 반전회로를 형성할 수 있다. 이 3-입력 AND-OR 반전회로는 입력신호 A1, A2의 AND 논리를 증폭하고, 결과신호와 입력신호(B)의 OR 반전논리를 증폭하여, 제2 출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제122a도 및 b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 4-입력 AND-OR 반전회로의 구성을 도시한다. 제122a에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제1, 제3, 제5 P형 전원 프로그래머블 스위치(PD1, PD3, PD5), 제4 n형 전원 프로그래머블 스위치(PS4) 및 제3, 9, 11, 13, 17, 21 프로그래머블 스위치(P3, P9, P11, P13, P17, P21)를 형성하는 P형 또는 n형 전계효과 트랜지스터는 프로그래밍 된다.
따라서, 제122b도에 도시된 바와같이, 제12기본셀(12)의 제1-제4 트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 입력신호 (A1- A3)의 AND 논리를 증폭하고, 결과신호와 입력신호(B)의 OR 반전논리를 증폭하여, 제2 출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제123a도 및 b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 4-입력 AND-OR 반전회로의 구성을 도시한다. 제123a에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제1 및 제5 P형 전원 프로그래머블 스위치(PD1, PD5), 제1 및 제3 n형 전원 프로그래머블 스위치(PS1,PS3) 및 제3, 7, 9, 11, 15, 21 프로그래머블 스위치(P3, P7, P9, P11, P15, P21)를 형성하는 P형 또는 n형 전계효과 트랜지스터는 프로그래밍 된다.
따라서, 제123b도에 도시된 바와같이, 제12기본셀(12)의 제1-제4 트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 입력신호 (A1, A2)의 AND 논리를 증폭하고, 입력신호(B1, B2)의 AND 논리를 증폭하고, 두 결과신호의 OR 반전논리를 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제124a도 및 b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 4-입력 AND-OR 반전회로의 구성을 도시한다. 제124a에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제3 및 제6 P형 전원 프로그래머블 스위치(PD3, PD6), 제1, 5, 6 n형 전원 프로그래머블 스위치(PS1,PS5,PS6) 및 제1, 4, 9, 14, 20 프로그래머블 스위치(P1,P4,P9,P14,P20)를 형성하는 P형 또는 n형 전계효과 트랜지스터는 프로그래밍 된다.
따라서, 제124b도에 도시된 바와같이, 제12기본셀(12)의 제1-제4 트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 우선 입력신호 (A1, A2)의 AND 논리를 증폭하고, 결과신호의 입력신호(B1, B2)의 OR 반전논리를 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
제125a도 및 b는 제20실시예에 따른 제12기본셀(12)을 프로그래밍함으로써 구현된 4-입력 AND-OR 반전회로의 구성을 도시한다. 제125a에서, 퓨즈소자, 안티퓨즈소자 또는, 제12기본셀(12)의 제3 및 제5 P형 전원 프로그래머블 스위치(PD3, PD5), 제2, n형 전원 프로그래머블 스위치(PS2) 및 제4바이패스 프로그래머블 스위치(PB4) 및 제1, 3, 10, 13, 17, 20 프로그래머블 스위치(P1,P3,P10,P13,P17,P20)를 형성하는 P형 또는 n형 전계효과 트랜지스터는 프로그래밍 된다.
따라서, 제125b도에 도시된 바와같이, 제12기본셀(12)의 제1-제4 트랜지스터(TP1-TP4)와 제5-제8트랜지스터(TN1-TN4)를 포함하는 4-입력 AND-OR 반전회로를 형성할 수 있다. 이 4-입력 AND-OR 반전회로는 우선, 입력신호 (A1, A2)의 OR 논리를 증폭하고, 결과신호와 입력신호(B)의 AND 논리를 증폭하고, 결과 신호와 입력신호(C)의 OR 반전논리를 증폭하여, 제2출력배선(Lout2)을 통해 출력신호(X)를 출력한다.
그러므로, 기본셀을 사용하거나 또는 제9-제20실시예에 따른 2개 이상의 기본셀을 연결함으로써, 다양한 종류의 논리회로를 구현할 수 있다. 따라서, 고성능 및 다양한 기능을 가진 반도체 직접회로를 형성하도록 프로그래밍될 수 있는 FPGA를 구현할 수 있다.
다음 표는 상기된 제9-20실시예의 각 기본셀에 사용된 최소단위 및 프로그래머블 스위치의 수를 나타낸다. 표에서, 최소단위는 4개의 트랜지스터를 기준단위로 취함으로써 나타내어진다. 그러므로, “최소단위”열 아래의 수 “1”은 최소단위내에 4개의 트랜지스터가 있음을 의미한다. 또한, 프로그래머블 스위치의 수는 기본셀의 수를 단위로 취함으로써 표에서 나타내어진다. 따라서, “스위치의 수” 열 아래의 수 “18”은 기본셀 당 18개의 프로그래머블 스위치가 있음을 의미한다.
상기 표에 도시된 바와같이, 제9실시예에서는 프로그래머블 스위치의 수를 제1기본셀(1)내에서 18개로 줄일 수 있다. 3-입력 AND-OR 반전회로, 4-입력 AND-OR 반전회로, 4-입력 OR-AND 반전회로 및 6-입력 AND-OR 반전회로가 제1기본셀(1)에 의해 형성될 수는 없지만, 16개의 다른 종류의 기본 논리셀을 여전히 형성할 수 있다.
제9실시예에서는 제1, 제2 P형 전계효과 트랜지스터, 제3, 제4 n형 잔계효과 트랜지스터 및 이 제1-제4전계효과 트랜지스터와 배선을 연결하기 위한 다수의 프로그래머블 스위치가 사용된다. 따라서 , 제1기본셀(1)의 프로그래머블 스위치를 프로그래밍함으로써, 반전회로, 전력형반전회로, 전송게이트회로, 2-입력 NAND회로 및 2-입력 NOR회로와 같은 기본 논리셀을 형성할 수 있다.
한편, 제10실시예에서의 제2기본셀(2)에 의해 4-입력 AND-OR 반전회로, 4-입력 OR-AND 반전회로 및 6-입력 AND-OR 반전회로가 형성될 수는 없지만, 18개의 다른 종류의 기본 논리셀을 여전히 형성할 수 있다.
제10실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치 외에, 제3고전위측 프로그래머블 스위치와 제3전위지측 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제2기본셀(2)은 4개의 트랜지스터와 총 20개의 프로그래머블 스위치로 구성된다. 따라서, 4-입력 AND-OR 반전회로와 기본 논리셀을 형성할 수 있다.
제11실시예에서는, 제3기본셀(3)에 따르면, 제3기본셀(3)을 형성하는 소자들은, 제3기본셀내의 좌우 및 상하에 대해 각각 비대칭적으로 배열된다.
제11실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치 외에 제1 및 제2 바이패스 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제3기본셀(3)은 4개의 트랜지스터와 총 20개의 프로그래머블 스위치로 구성된다. 제19실시예의 제1기본셀(1)과 비교해보면 프로그래머블 스위치의 수가 2 증가했지만, 2개 또는 3개의 기본셀(3)을 연결하고 제1 및 제2 바이패스 프로그래머블 스위치를 사용함으로써 4-입력 AND-OR 반전회로와 6-입력 AND-OR 반전회로와 같은 기본 논리셀을 효과적으로 형성할 수 있다.
한편, 제12실시예의 제4기본셀(4)에 따르면, 제4기본셀(4)을 형성하는 소자들은, 제4기본셀(4)내의 좌우 및 상하에 대해 각각 대칭적으로 배열된다.
제12실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치 외에 제3 고전위측 프로그래머블 스위치, 제3저전위측 프로그래머블 스위치 및 제1, 제2 바이패스 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제4기본셀(4)은 4개의 트랜지스터와 총 22개의 프로그래머블 스위치로 구성된다. 제9실시예의 제1기본셀(1)과 비교해보면 프로그래머블 스위치의 수가 2 증가하지만, 2개 또는 3개의 제 4기본셀(4)을 연결하고 제3 고전위측 및 저전위측 프로그래머블 스위치와 제1, 제2 바이패스 프로그래머블 스위치를 연결함으로써, 4-입력 AND-OR 반전회로와 6-입력 AND-OR 반전회로와 같은 기본 논리셀을 효과적으로 형성할 수 있다.
제13-16실시예의 제5-제8기본셀(5)에 따르면, 제1, 제2출력배선(Lout1,Lout2)은 통과배선으로 사용될 수 있다.
제13실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치외에 고전위측 보호배선과 제1출력배선 연결용의 제15프로그래머블 스위치 및 저전위측 보호배선과 제2출력배선 연결용의 제16프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제5기본셀(5)은 4개의 트랜지스터와 총 20개의 프로그래머블 스위치로 구성된다. 제1기본셀(1)과 비교해 보면 프로그래머블 스위치의 수가 2 증가하지만, 제15 및 제16프로그래머블 스위치를 프로그래밍함으로써 통과배선 기능을 가진 제1, 제2출력배선을 형성할 수 있다. 따라서, 반전회로, 전력형 반전회로, 전송게이트회로, 2-입력 NAND회로 및 2-입력 NOR회로와 같은 기본 논리셀을 형성할 수 있다.
제14실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치외에, 제15, 제16 프로그래머블 스위치와 제3고전위측 및 저전위측 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제6기본셀(6)은 4개의 트랜지스터와 총 22개의 프로그래머블 스위치로 구성된다. 제1기본셀(1)과 비교해보면, 제6기본셀(6)의 프로그래머블 스위치의 수가 4 증가한다. 그러나, 제15, 16 프로그래머블 스위치를 프로그래밍함으로써, 제5기본셀(5)과 유사한, 통과배선 기능을 가진 제1 및 제2출력배선을 형성할 수 있다.
제15실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치외에, 제15, 제15 프로그래머블 스위치와 제1, 제2바이패스 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제7기본셀(7)은 4개의 트랜지스터와 22개의 프로그래머블 스위치로 구성된다. 제1기본셀(1)과 비교해보면, 제7기본셀(7)에 요구되는 프로그래머블 스위치의 수는 4증가된다. 그러나, 제5기본셀(5)의 경우와 유사하게, 제1, 제2바이패스 프로그래머블 스위치를 프로그래밍하고 통과배선 기능을 이용함으로서 다양한 종류의 기본 논리셀을 형성할 수 있다.
제16실시예에서는, 제1-제4트랜지스터와 프로그래머블 스위치외에 제15, 제16프로그래머블 스위치외에 제15, 제16 프로그래머블 스위치, 제3고전위측 및 저전위측 프로그래머블 스위치 및 제1, 제2 바이패스 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제8기본셀(8)은 4개의 트랜지스터와 총 24개의 프로그래머블 스위치로 구성된다. 또한, 제8기본셀(8)의 프로그래머블 스위치수의 수가 제1기본셀(1)과 비교하면 4 증가하지만, 제5기본셀(5)의 경우와 유사하게 고전위측 및 저전위측 프로그래머블 스위치와 제1 및 제2바이패스 프로그래머블 스위치를 프로그래밍하고 통과배선 기능을 이용함으로써 다양한 종류의 기본 논리셀을 형성할 수 있다.
더욱이, 제17-20실시예의 제9-12기본셀(9-12)에 따르면, 한개의 최소단위를 형성하는데 두개의 기본셀을 취함으로써 프로그래머블 스위치의 수를 15까지 감소시킬 수 있다 .
제17실시예에서는, 제1-제4 P형 전계효과 트랜지스터, 제5-제8 n형 전계효과 트랜지스터 및 이 제1-제8전계효과 트랜지스터와 배선을 연결하기 위한 다수의 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제9기본셀(9)은 8개의 트랜지스터와 총 30개의 프로그래머블 스위치로 구성된다. 이 30개의 프로그래머블 스위치를 적절히 프로그래밍함으로써, 3-입력 NAND회로, 3-입력 NOR회로, 4-입력 NAND회로, 4-입력 NOR회로, 3-입력 AND-OR 반전회로 및 4-입력 AND-OR 반전회로와 같은 기본 논리셀을 효과적으로 형성할 수 있다.
제18실시예에서는, 제1-제8트랜지스터와 프로그래머블 스위치외에, 제5, 제6고전위측 및 저전위측 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제10기본셀(10)은 8개의 트랜지스터와 총 34개의 프로그래머블 스위치로 구성된다. 제9기본셀(9)과 비교해보면, 제10기본셀(10)의 프로그래머블 스위치의 수는 4 증가한다. 그러나, 이34개의 프로그래머블 스위치를 적절히 프로그래밍함으로써 다양한 종류의 기본 논리셀을 형성할 수 있다.
제19실시예에서는, 제1-제8트랜지스터와 프로그래머블 스위치외에 제1 내지 제4바이패스 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제11기본셀(11)은 8개의 트랜지스터와 총 34개의 프로그래머블 스위치로 구성된다. 제9기본셀(9)과 비교해보면, 제11기본셀(11)의 프로그래머블 스위치의 수는 4 증가한다. 그러나, 34개의 프로그래머블 스위치를 적절히 프로그래밍함으로써 다양한 종류의 기본 논리셀을 형성할 수 있다.
제20실시예에서는, 제1-제8트랜지스터와 프로그래머블 스위치외에 제5, 제6고전위측 및 저전위측 프로그래머블 스위치와 제1-제4바이패스 프로그래머블 스위치가 사용된다. 그러므로, 최소단위를 형성하는 제12기본셀(12)은 8개의 트랜지스터와 총 38개의 프로그래머블 스위치로 구성된다. 제9기본셀(9)과 비교해보면, 제12기본셀(12)의 프로그래머블 스위치의 수는 8증가한다. 그러나, 38개의 프로그래머블 스위치를 적절히 프로그래밍함으로써 다양한 종류의 기본 논리셀을 형성한다.
한편, 제9-제16실시예에 따른 2개 이상의 기본셀을 연결함으로써 다양한 종류의 논리회로를 형성할 수 있다.
제9∼제16실시예의 기본셀들을 조합함으로써, 종래의 경우와 비교해서 더 적은 수의 트랜지스터를 사용하여 D 플립플롭회로를 형성할 수 있다. 또한, 종래의 두 종류의 최소단위 논리셀, 즉, 트랜지스터 쌍 타일부 및 RAM 논리타일부가 사용되는 경우와 비교해 보면 D플립플롭회로를 더욱 쉽게 형성할 수 있다.
마찬가지로, 제17∼20실시예에 따른 2개 이상의 기본셀을 연결함으로써 다양한 종류의 논리회로를 형성할 수 있다. 제17∼20실시예의 기본셀들을 조합함으로서, 다중 입력 AND-OR 반전회로와 같은 논리회로를 쉽게 형성할 수 있다.
물론, 두개 이상의 상이한 기본셀을 연결할 수 있다. 즉, 예컨대, 제1기본셀과 제2기본셀을 연결함으로써 논리회로를 형성할 수 있다.
지금까지 본 발명의 실시예에 대해 예시하고 설명하였지만, 본 발명은 이에 한정되는 것은 아니고, 당업자라면 본 발명의 사상 및 범위를 일탈함이 없이 본 발명에 다양한 수정, 변경, 삭제 및 추가를 가할 수 있다.

Claims (45)

  1. 특정 논리셀(1,31)을 포함하는 복수의 논리셀과 ; 상기 특정 논리셀내에 포함되고, 각각 둘 이상의 입력 및 하나 이상의 출력을 가지며 그 자체로서 소정의 조합논리기능만을 갖는 적어도 두개의 서브블럭(11,12)과 ; 상기 특정 논리셀내에 포함되고, 각 서브블럭의 입력과 출력사이의 경로를 독립적으로 접속할 수 있는 스위칭회로(C7)를 구비함으로써, 상기 스위칭회로의 ON/OFF상태를 프로그래밍하는 것에 의해 임의의 조합논리기능 및 임의의 순서논리기능을 실현하도록 한 것을 특징으로 하는 프로그래머블 논리회로.
  2. 제1항에 있어서, 상기 논리셀(1,31)에 신호를 입력하고 그 논리셀로부터 신호를 출력하기 위한 복수의 신호선을 갖는 입/출력 통로(B)를 추가로 구비하고, 상기 스위칭회로(C7)가 각 서브블럭의 입력 및 출력중 임의의 것을 입/출력 통로(B)에 접속할 수 있는 프로그래머블 스위치(SW)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  3. 제2항에 있어서, 상기 스위칭회로(C7)의 프로그래머블 스위치(SW)는 퓨즈소자 또는 안티퓨즈소자로 구성되고, 그것의 온/오프상태가 고정 제어되는 것을 특징으로 하는 프로그래머블 논리회로.
  4. 제2항에 있어서 상기 스위칭회로(C7)의 프로그래머블 스위치(SW)는 제1제어신호에 응답하여 그것의 온/오프 상태가 자유제어되는 스위칭소자로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  5. 제4항에 있어서, 제1신호를 발생하기 위한 수단(81,82)을 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  6. 제5항에 있어서, 상기 수단(81,82)은 제1제어신호를 기억하기 위한 메모리(81)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  7. 제5항에 있어서, 상기 수단(81,82)은 제어정보를 기억하기 위한 메모리(81) 및 그 메모리에 기억된 제어정보에 의거 제1제어신호를 발생하기 위한 디코더(82)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  8. 제7항에 있어서, 관계식 Mfloor(log2N)[여기서, N은 상기 스위칭회로(C7)을 구성하는데 필요한 프로그래머블 스위치(SW)의 수, M은 모든 프로그램가능한 스위치의 ON/OFF상태를 제어하는데 필요한 메모리 비트의 수, 그리고 연산 floor(F(x))는 값 F(x) 이상의 최소 정수값을 복원시키는 연산으로 정의됨]이 항상 성립하는 것을 특징으로 하는 프로그래머블 논리회로.
  9. 제1항에 있어서, 상기 서브블럭(11,12)이 간소화된 형태로서 AND-OR회로, AND-NOR회로, OR-NAND회로, NAND-AND회로, NAND-NAND회로, NOR-OR 회로 및 NOR-NOR회로로 이루어진 그룹으로부터 선택된 적어도 한 종류의 회로로 구성되는 기본 논리회로(C1,C2,C11,C12,C21,C22)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  10. 제9항에 있어서, 상기 서브블럭(11,12)이 제2신호에 응답하여 기본 논리회로(C1,C2,C11,C12,C21,C22)의 입력 및 출력신호중 적어도 임의의 하나의 논리를 반전시키기 위한 반전회로(C3-C6)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  11. 제1항에 있어서, 상기 스위칭회로(C7)는 그것의 온/오프상태에 따라 서브블럭(11,12)의 입력과 출력사이의 통로를 접속함으로서 피드백 통로를 형성하고, S-R 플립플롭회로, RS-CK 플립플롭회로, D 플립플롭회로 및 J-K 플립플롭회로로 이루어지는 그룹으로 선택된 적어도 한 종류의 순차논리회로를 하나의 논리셀(1,31)로 형성하는 것을 특징으로 하는 프로그래머블 논리회로.
  12. 제1항에 있어서, 상기 스위칭회로(C7)는 그것의 ON/OFF상태에 따라 서브블럭(11,12)의 입력과 출력사이의 경로를 접속하지 않음으로써 피드백 경로를 형성하지 않으며, AND회로, NAND회로, OR회로, NOR회로, 배타적 OR회로, 배타적 NOR회로 및 반가산기 회로로 이루어지는 그룹으로부터 선택된 적어도 한 종류의 조합논리회로를 하나의 논리셀(1,31)로 형성하는 것을 특징으로 하는 프로그래머블 논리회로.
  13. 제1항에 있어서, 상기 논리셀(1,31)을 상호 접속하기 위한 둘 이상의 신호선을 포함하는 셀간 경로(204)와 ; 상기 셀간 경로의 신호선에 삽입되어 그것의 온/오프상태에 의해 논리셀들간의 접속을 판별하는 복수의 프로그래머블 스위치(SW)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  14. 제13항에 있어서, 논리셀(1,31)에 신호를 입력하고 그것으로부터 신호를 출력하기 위한 입/출력 패드(203) ; 상기 셀간 경로(204)와 상기 입/출력 패드를 연결할 수 있는 입/출력 경로(202)를 추가로 구비함으로써, 상기 입/출력 패드와 상기 입/출력 경로 사이의 연결이 프로그래머블 스위치(SW)를 통해 이루어지도록 한 것을 특징으로 하는 프로그래머블 논리회로.
  15. 제14항에 있어서, 상기 입/출력 경로(202)는 복수의 프로그래머블 스위치(SW)가 삽입된 루우프형 신호선을 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  16. 제14항에 있어서, 상기 입/출력 경로(202)는 복수의 프로그래머블 스위치(SW)가 삽입된 제1신호선 및 각각 상호 인접한 프로그래머블 스위치(SW) 사이에 위치한 노드들로부터 두개의 소정의 노드를 접속하기 위한 제2신호선을 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  17. 제16항에 있어서, 프로그래머블 스위치(SW)는 제2신호선에 삽입되는 것을 특징으로 하는 프로그래머블 논리회로.
  18. 제14항에 있어서, 상기 논리셀(1,31)은 프로그래머블 논리회로의 셀영역(201)내에 매트릭스형태로 배치되고, 상기 셀간 경로(204)는 논리셀의 매트릭스 배열을 따라 수직 및 수평방향으로 연장되고, 상기 입/출력 패드(203)는 프로그래머블 논리회로의 최외측 주변부상에 위치한 논리셀의 외측에 설치되면, 상기 입/출력경로(202)는 프로그래머블 논리회로의 최외측 주변부상에 위치한 논리셀과 입/출력 패드사이에 배치되는 것을 특징으로 하는 프로그래머블 논리회로.
  19. 제14항에 있어서, 상기 셀간 경로(204)는 프로그래머블 스위치(SW)를 통해 빗살모양으로 접속된 제1상호배선(11-18) 및 제2상호배선(11'-18')을 포함하고, 상기 논레셀(1,13)은 상기 셀간 경로(204)와 내부버스(210)를 통해 결합되며, 상기 내부버스는 논리셀의 입력에 결합됨과 동시에 프로그래머블 스위치(SW)를 통해 제1상호배선과 제2상호배선중 적어도 하나에 결합되는 입력신호선(i1,i2) 및 논리셀의 출력에 고정 접속됨과 동시에 프로그래머블 스위치(SW)를 통해 제1상호배선과 제2상호배선 양자에 결합되는 출력선(j1)을 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  20. 제19항에 있어서, 관계식 LT+m[여기서, L은 내부버스(210)의 라인수, T는 논리셀(1,31)내의 OR-AND 표시로 된 합의항 및 곱의항의 수, m은 논리셀의 출력수를 나타냄]이 성립하는 것을 특징으로 하는 프로그래머블 논리회로.
  21. 제14항에 있어서, 상기 셀간 경로(204)는 프로그래머블 스위치(SW)를 통해 빗살 모양으로 접속되는 제1상호배선(11-18) 및 제2상호배선(11'-18')을 포함하고, 상기 논리셀(1,31)은 고정신호선을 통해 상기 셀간 경로(204)에 결합된 출력을 가지고, 상기 고정신호선은 프로그래머블 스위치(SW)를 통해 제1상호배선(11-18) 및 제2상호배선(11'-18') 양자에 결합되며, 상기 논리셀의 각 입력은 프로그래머블 스위치(SW)를 통해 제1상호배선 및 제2상호배선중 적어도 하나에 접속되는 것을 특징으로 하는 프로그래머블 논리회로.
  22. 제1-제4트랜지스터(T1-T4)와 ; 제1-제4트랜지스터와 배선을 결합하기 위한 복수의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P4)를 구비하는데, 상기 제1-제4트랜지스터(T1-T4)의 각 게이트(G)가 입력배선(Lin)에 결합되고, 제1-제4트랜지스터(T1-T4)의 소스 또는 드레인 인출전극(SD1-SD6)이 제1 및 제2전원선(VDD,VSS), 제1 및 제2출력배선(Lout1,Lout2), 제1 및 제2고전압측 보호배선(LP1,LP2), 제1 및 제2저전압측 보호배선(LN1,LN2)중 임의의 것에 제1 및 제2고전압측 프로그래머블 스위치(PD1,PD2), 제1 및 제2저전압측 프로그래머블 스위치(PS1,PS2), 제1-제14프로그래머블 스위치(P1-P14)를 통해 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  23. 제22항에 있어서, 제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1)이 제1전위측 프로그래머블 스위치(PD1)를 통해 제1전원선(VDD)에, 제1프로그래머블 스위치(P1)를 통해 제2출력배선(Lout2)에, 제2프로그래머블 스위치(P2)를 통해 제1출력배선(Lout1)에, 그리고 제1고전위측 보호배선(LP1)에 결합되고, 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD2)이 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제1출력배선(Lout1)에 결합되며, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)이 제4프로그래머블 스위치(P4)를 통해 제1출력배선(Lout1)에, 제5프로그래머블 스위치(P5)를 통해 제2출력배선(Lout2)에, 그리고 제6프로그래머블 스위치(P6)를 통해 제1고전위측 보호배선(LP1)에 결합되고, 제3트랜지스터(T3)의 소스 또는 드레인 출력 전극(SD4)이 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에, 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout1)에, 제9프로그래머블 스위치(P9)를 통해 제2출력배선(Lout2)에, 그리고 제1저전위측 보호배선(LN1)에 결합되며, 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 출력전극(SD5)이 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제10프로그래머블 스위치(P10)를 통해 제2출력배선(Lout2)에 결합되고, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)이 제11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout2)에, 제12프로그래머블 스위치(P12)를 통해 제1출력배선(Lout1)에, 그리고 제13프로그래머블 스위치(P13)를 통해 제1저전위측 보호배선(LN1)에 결합되며, 상기 제1출력배선(Lout1)이 제7프로그래머블 스위치(P7)를 통해 제2고전위측 보호배선(LP2)에 결합되고, 상기 제2출력배선(Lout2)이 제14프로그래머블 스위치(P14)를 통해 제2저전위측 보호배선(LN2)에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  24. 제22 또는 제23항에 있어서, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선 (VDD) 사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와 ; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS) 사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  25. 제22 또는 제23항에 있어서, 제1바이패스 프로그래머블 스위치(PB1)가 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD3) 사이에 결합되고, 제2바이패스 프로그래머블 스위치(PB2)가 제3 및 제4트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  26. 제22 또는 제23항에 있어서, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선 (VDD)사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와 ; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS)사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)와 ; 제1 및 제2트랜지스터(T1,T2)의 소스 또는 인출전극들(SD1,SD3) 사이에 결합된 제1바이패스 프로그래머블 스위치(PD1)와 ; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  27. 제22항에 있어서, 상기 제1 및 제2트랜지스터(T1,T2)는 P형 전계효과 트랜지스터로 이루어지고, 상기 제3 및 제4트랜지스터(T3,T4)는 n형 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 프로그래머블 논리회로.
  28. 제22항에 있어서, 상기 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P14,PB1,PB2)는 퓨즈소자, 안티퓨즈소자, P형 전계효과 트랜지스터 및 n형 전계효과 트랜지스터로 이루어진 그룹으로부터 선택된 소자들로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  29. 제1-제4트랜지스터(T1-T4)와 ; 상기 제1-제4트랜지스터 및 배선을 결합하기 위한 복수의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16)를 구비하는데, 상기 제1-제4트랜지스터(T1-T4)의 각 게이트(G)는 입력배선(Lin)에 결합되고, 상기 제1-제4트랜지스터(T1-T4)의 소스 또는 드레인 인출전극(SD1,SD6)은 제1 및 제2전원선(VDD,VSS), 제1 및 제2출력배선(Lout1,Lout2), 제1 및 제2고전위측 보호배선(LP1,LP2), 제1 및 제2저전위측 보호배선(LN1,LN2)중 임의의 것들에 제1 및 제2고전위측 프로그래머블 스위치(PD1,PD2), 제1 및 제2저전위측 프로그래머블 스위치(PS1,PS2), 제1-제16프로그래머블 스위치(P1-P16)중 대응 하는 것들을 통해 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  30. 제29항에 있어서, 제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1)이 제1저전위측 프로그래머블 스위치(PD1)를 통해 제1전원선(VDD), 제1프로그래머블 스위치(P1)를 통해 제2고전위측 보호배선(LP2)에, 제2프로그래머블 스위치(P2)를 통해 제2고전위측 배선(LP2)에, 그리고 제1고전위측 보호배선(LP1)에 결합되고, 제1 및 제2트랜지스터(T1,T2)의 소스 도는 드레인 인출전극(SD2)이 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제2고전위측 보호배선(LP2)에 결합되며, 제2트랜지스터 (T2)의 소스 또는 드레인 인출전극(SD3)이 제4프로그래머블 스위치(P4)를 통해 제2고전위측 보호배선(LP2)에, 제5프로그래머블 스위치(P5)를 통해 제2저전위측 보호배선(LN2)에, 그리고 제6프로그래머블 스위치(P6)를 통해 제1고전위측 보호배선(LP1)에 결합되고, 제3트랜지스터(T3)의 소스 또느 드레인 인출전극(SD4)이 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에, 제8프로그래머블 스위치(P8)를 통해 제2고전위측 보호배선(LP2)에 , 제9프로그래머블 스위치(P9)를 통해 제2저전위측 보호배선(LN2)에, 그리고제1저전위측 보호배선(LN1)에 결합되며, 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD5)이 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제10프로그래머블 스위치(P10)를 통해 제2고전위측 보호배선(LP2)에 결합되고, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)이 제11프로그래머블 스위치(P11)를 통해 제2저전위측 보호배선(LN2)에, 제12프로그래머블 스위치(P12)를 통해 제2고전위측 보호배선(LP2)에, 그리고 제13프로그래머블 스위치(P13)를 통해 제1저전위측 보호배선(LN1)에 결합되며, 상기 제2고전위측 보호배선(LP2)이 제7프로그래머블 스위치(P7)에 결합되고, 상기 제2저전위측 보호배선(LN2)이 제14프로그래머블 스위치(P14)에 결합되며, 상기 제2고전위측 보호배선(LP2)이 제15프로그래머블 스위치(P15)를 통해 제1출력배선(Lout1)에 결합되고, 상기 제2고전위측 보호배선(LN2)이 제16프그래머블 스위치(P16)를 통해 제2출력배선(Lout2)에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  31. 제29 또는 30항에 있어서, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD) 사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와 ; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS) 사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  32. 제29 또는 30항에 있어서, 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극들(SD1,SD3)사이에 결합된 제1바이패스 프로그래머블 스위치(PB1)와 ; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  33. 제29 또는 30항에 있어서, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD) 사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와 ; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS) 사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)와 ; 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극들(SD1,SD3) 사이에 결합된 제1바이패스 프로그래머블 스위치(PD1)와 ; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  34. 제29항에 있어서, 상기 제1 및 제2트랜지스터(T1,T2)가 P형 전계효과 트랜지스터로 구성되고, 상기 제3 및 제4트랜지스터(T3,T4)가 n형 전계효과 트랜지스터로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  35. 제29항에 있어서, 상기 프로그래머블 스위치(PD1-PD3,PS1-PS3,P1-P14,PB1,PB2)가 퓨즈소자, 안티퓨즈소자, P형 전계효과 트랜지스터 및 n형 트랜지스터로 이루어지는 그룹으로부터 선택된 소자들로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  36. 제1-제8트랜지스터(T1-T8)와 ; 제1-제8 트랜지스터 및 배선을 결합하기 위한 복수의 프로그래머블 스위치(PD1-PD4,PS1-PS4,P1-P22)를 구비하며, 상기 제1-제8트랜지스터(T1-T8)의 각 게이트(G)가 입력배선(Lin)에 결합되고, 상기 제1-제8트랜지스터(T1-T8)의 소스 또는 드레인 인출전극(SD1-SD2)이 제1 및 제2전원선(VDD,VSS)과 제1 및 제2출력배선(Lout1,Lout2)중 임의의 것들에 제1-제4고전위측 프로그래머블 스위치(PD1-PD4), 제1-4저전위측 프로그래머블 스위치(PS1-PS4) 및 제1-제22프로그래머블 스위치(P1-P22)중 대응하는 것들을 통해 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  37. 제36항에 있어서, 제1트랜지스터(T1)의 소스 또는 드레인 인출전극(SD1)이 제1고전위측 프로그래머블 스위치(PD1)를 통해 제1전원선(VDD)에, 제1프로그래머블 스위치(P1)를 통해 제2출력배선(Lout2)에, 그리고 제2프로그래머블 스위치(P2)를 통해 제1출력배선(Lout1)에 결합되고, 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD2)이 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제1출력배선(Lout1)에 결합되며, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)이 제4프로그래머블 스위치(P4)를 통해 제1출력배선(Lout1)에, 제5프로그래머블 스위치(P5)를 통해 제2 출력배선(Lout2)에 , 그리고 제6프로그래머블 스위치(P6)를 통해 제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4)에 결합되고, 제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4)이 제3 고저위측 프로그래머블 스위치(PD3)를 통해 제1출력배선(Lout1)에, 제7프로그래머블 스위치(P7)를 통해 제2출력배선(Lout2)에, 그리고 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout1)에 결합되며, 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD5)이 제4고전위측 프로그래머블 스위치(PD4)를 통해 제1전원선(VDD)에, 그리고 제9프로그래머블 스위치(P9)를 통해 제1출력배선(Lout1)에 결합되고, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)이 제10프로그래머블 스위치(P10)를 통해 제1출력배선(Lout1)에, 그리고 제11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout2)에 결합되며, 제5트랜지스터(T5)의 소스 또는 드레인 인출전극(SD7)이 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에, 제12프로그래머블 스위치(P12)를 통해 제1출력배선(Lout1)에, 그리고 제13프로그래머블 스위치(P13)를 통해 제2출력배선(Lout2)에 결합되고, 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD3)이 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제14프로그래머블 스위치(P14)를 통해 제2출력배선(Lout2)에 결합되며, 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)이 제15프로그래머블 스위치(P15)를 통해 제2출력배선(Lout2)에, 제16프로그래머블 스위치(P16)를 통해 제1출력배선(Lout1)에, 그리고 제17프로그래머블 스위치(P17)를 통해 제7트랜지스터(T7)의 소스 또는 드레인 인출전극(SD10)에 결합되고, 제7트랜지스터(T7)의 소스 또는 드레인 인출전극(SD10)이 제3저전위측 프로그래머블 스위치(P53)를 통해 제2전원선(VSS)에, 제18프로그래머블 스위치(P18)를 통해 제1출력배선(Lout1)에, 그리고 제19프로그래머블 스위치(P19)를 통해 제2출력배선(Lout2)에 결합되며, 제7 및 제8트랜지스터(T7,T8)의 소스 또는 드레인 인출전극(SD11)이 제4저전위측 프로그래머블 스위치(PS4)를 통해 제2전원선(VSS)에, 그리고 제20프로그래머블 스위치(P20)를 통해 제2출력배선(Lout2)에 결합되고, 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)이 제21프로그래머블 스위치(P21)를 통해 제2출력배선(Lout2)에, 그리고 제22프로그래머블 스위치(P22)를 통해 제1출력배선(Lout1)에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  38. 제36 또는 37항에 있어서, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD) 사이에 결합된 제5고전위측 프로그래머블 스위치(PD5)와 ; 제4트랜즈서트(T4)의 소스 또는 드레인 인출전극(SD6)과 제1전원선(VDD) 사이에 결합된 제6고전위측 프로그래머블 스위치(PD6)와 ; 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)과 제2전원선(VSS) 사이에 결합된 제5저전위측 프로그래머블 스위치(PS5)와 ; 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)과 제2전원선(VSS) 사이에 결합된 제6저전위측 프로그래머블 스위치(PS6)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  39. 제36 또는 37항에 있어서, 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD2)사이에 결합된 제1 바이패스 프로그래머블 스위치(PB1)와 ; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)와 ; 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD7,SD9)사이에 결합된 제3바이패스 프로그래머블 스위치(PB3) ; 제7 및 제8트랜지스터(T7,T8)의 소스 또는 드레인 인출전극(SD10,SD12) 사이에 결합된 제4바이패스 프로그래머블 스위치(PB4)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  40. 제36 또는 37항에 있어서, 제2트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD) 사이에 결합된 제5고전위측 프로그래머블 스위치(PD5)와 ; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제1전원선(VDD) 사이에 결합된 제6고전위측 프로그래머블 스위치(PD6)와 ; 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)과 제2전원선(VSS) 사이에 결합된 제5저전위측 프로그래머블 스위치(PS5)와 ; 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)과 제2전원선(VSS)사이에 결합된 제6저전위측 프로그래머블 스위치(PS6)와 ; 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD3) 사이에 결합된 제1바이패스 프로그래머블 스위치(PB1)와 ; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6) 사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)와 ; 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD7,SD9) 사이에 결합된 제3바이패스 프로그래머블 스위치(PB3)와 ; 제7 및 제8트랜지스터(T7,T8)의 소스 또는 드레인 인출전극(SD10,SD12) 사이에 결합된 제4바이패스 프로그래머블 스위치(PB4)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  41. 제36항에 있어서, 상기 제1-제4트랜지스터(T1-T4)는 P형 전계효과 트랜지스터로 구성되고, 상기 제5-제8트랜지스터(T5-T8)는 n형 전계효과 트랜지스터로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  42. 제36항에 있어서, 상기 프로그래머블 스위치(PD1-PD6,PS1-PS6,P1-P22,PB1-PB4)는 퓨즈소자, 안티퓨즈소자, P형 전계효과 트랜지스터 및 n형 전계효과 트랜지스터로 이루어지는 그룹으로부터 선택된 소자들로 구성된 것을 특징으로 하는 프로그래머블 논리회로.
  43. 제22항에 있어서, 기본셀은 제1-제4트랜지스터 및 프로그래머블 스위치로 형성되고 논리회로는 둘 이상의 셀들을 접속시킴으로써 형성되는 것을 특징으로 하는 프로그래머블 논리회로.
  44. 제29항에 있어서, 기본셀은 제1-제4트랜지스터 및 프로그래머블 스위치로 구성되고 논리회로는 둘 이상의 셀들을 접속함으로써 형성되는 것을 특징으로 하는 프로그래머블 논리회로.
  45. 제36항에 있어서, 기본셀은 제1-제4트랜지스터 및 프로그래머블 스위치로 형성되고 논리회로는 둘 이상의 기본 셀들을 접속함으로써 형성되는 것을 특징으로 하는 프로그래머블 논리회로.
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