JP2835266B2 - プログラマブル論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラマブル論理回路
に係わり、特に一般にフィールド・プログラマブル・ゲ
ート・アレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ）と呼ばれるプログラ
マブル論理回路に関する。

【０００２】従来より、複数の論理セルをプログラム可
能な複数本の信号線で接続することにより目的とする論
理回路を実現できる機能を有する半導体集積回路が知ら
れている。論理回路中における信号の伝搬経路の決定方
法及び論理セルで実現する機能のプログラム方法は、一
般に次の二つの方法に分類できる。

【０００３】第１のプログラミング方法によると、スタ
ティック・ランダム・アクセス・メモリ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡ
Ｍ）のメモリセルに記憶されているデータに基づいて信
号伝搬経路中のスイッチのオン／オフ状態を制御するこ
とにより、信号伝搬経路の決定及び論理セルで実現する
機能の決定を行う。この場合、実現する論理回路の構成
は、ＳＲＡＭのメモリセルに記憶されたデータにより決
定されるので、複数回のプログラミングが可能である。

【０００４】他方、第２のプログラミング方法による
と、信号伝搬経路中のヒューズの導通状態を制御するこ
とにより、信号伝搬経路の決定及び論理セルで実現する
機能の決定を行う。この場合、実現する論理回路の構成
は、ヒューズの導通状態により決定されるので、複数回
のプログラミングはできない。

【０００５】

【従来の技術】論理セルの基本構造を分類した場合、大
きく分類すると次の３種類の構造に分けられる。メモリ
・ルックアップ・テーブル型の論理セルは、入力をメモ
リのアドレスとし、出力をそのアドレスで指し示される
メモリ内容とすることで任意の論理を実現するセルであ
る。アンド−オア（ＡＮＤ−ＯＲ）プレーン型の論理セ
ルは、内臓されているアンドプレーン又はアンドプレー
ンのいずれか或は両方をプログラミングすることで任意
の論理を実現するセルである。更に、論理選択型の論理
セルは、マルチプレクサ等の出力を選択することのでき
る選択回路を用いて信号の伝搬経路を制御することによ
り任意の論理を実現するセルである。

【０００６】

【発明が解決しようとする課題】しかし、メモリ・ルッ
クアップ・テーブル型の論理セルでは、出力の値を保持
するためのメモリセルの数が入力信号線の本数の増加に
対して指数的に増加してしまう。このため、論理回路の
入力信号数が多くなると、必要となるメモリ容量が増大
し、メモリ・ルックアップ・テーブル型の論理セルでこ
の様な論理回路を実現するのは難しいという問題があっ
た。

【０００７】又、アンド−オアプレーン型の論理セル
は、そのアンド−オアプレーンを用いた構造上、大規模
な順序論理回路を構成するのは難しいという問題があっ
た。

【０００８】更に、論理選択型の論理セルは、論理回路
の入力信号数が増加すると、論理セル内の選択回路の回
路規模が大きくなってしまうという問題があった。一般
に、選択回路の回路規模は、入力信号数の増加に対して
指数的に増加することが知られている。

【０００９】そして、上記全ての論理セルでは、論理回
路の構成を変更するために構成要素である回路部分の論
理を正論理から負論理といった具合に反転すると、回路
規模が著しく変化する場合があった。このため、論理回
路の設計仕様の変更等があった場合、論理回路をマッピ
ングできなくなる可能性があった。つまり、論理セルの
回路規模を縮小するために、ある論理セルによるとアン
ド−オア型の論理回路は構成し易いがオア−アンド型の
論理回路は構成し難い、又は、その逆の場合が生じてし
まうという問題もあった。

【００１０】他方、従来の論理セルの多くは、一般に図
４７に示す如き部分回路から構成されていた。つまり、
論理セル１００は、組み合せ論理回路を構成するための
部分回路１０１と、順序論理回路を構成するための部分
回路１０２とからなる。組み合せ論理回路を構成する場
合は論理セル１００の部分回路１０１を用い、順序論理
回路を構成する場合は論理セル１００の部分回路１０２
を用いる。このため、図４７に示す論理セル１００を用
いて組み合せ論理回路を多く含む論理回路をマッピング
した場合、この論理回路に使用されない部分回路１０２
が増大してしまう。又、図４７に示す論理セル１００を
用いて順序論理回路を多く含む論理回路をマッピングし
た場合、この論理回路に使用されない部分回路１０１が
増大してしまう。従って、マッピングする論理回路の構
成や、その論理回路内での組み合せ論理回路部分と順序
論理回路部分との比率等により、論理セル１００内の部
分回路１０１又は１０２の利用効率が著しく低下してし
まうという問題があった。

【００１１】論理回路を構成する場合、組み合せ論理と
順序論理の一方しか使用しないことが予めわかっている
場合を除いて、組み合せ論理及び順序論理の両方を実現
できるように論理セルを構成する必要がある。しかし、
通常の論理回路は組み合せ論理及び順序論理の両方の組
み合せを使用するので、図４７に示す様に、論理セル１
００に部分回路１０１及び部分回路１０２の両方を設け
る必要があった。

【００１２】この結果、従来の論理セルでは、マッピン
グする論理回路の構成に関わらず論理セル内の各部分回
路の利用効率、即ち、論理セルの利用効率を向上させる
ことはできないという問題があった。

【００１３】

【課題を解決するための手段】図１は、本発明の原理説
明図である。同図中、論理セル１は、組み合せ論理回路
を構成するための部分回路２と、スイッチ回路３とを有
する。論理セル１には、順序論理回路を構成するための
専用の部分回路は設けられていない。スイッチ回路３
は、部分回路２の出力を選択的に部分回路２の入力へ帰
還する。部分回路２の入力部及び出力部の一方又は両方
に、反転機能を設けても良い。

【００１４】本発明になるプログラマブル論理回路は、
複数の論理セル１からなる。

【００１５】

【作用】論理セル１のスイッチ回路３が部分回路２の出
力を部分回路２の入力へ帰還しない場合は、論理セル１
により組み合せ論理回路を実現できる。又、論理セル１
のスイッチ回路３が部分回路２の出力を部分回路２の入
力へ帰還する場合は、論理セル１により順序論理回路を
実現できる。これにより、一つの論理セル１又は複数の
論理セル１を接続することにより、任意の論理を実現し
得る。

【００１６】従って、マッピングする論理回路の構成に
関わらず、各論理セル１内の部分回路２の利用効率、即
ち、論理セル１の利用効率を向上させることができる。
又、部分回路２の入力部及び出力部の一方又は両方に反
転機能を設けた場合は、プログラマブル論理回路の構成
要素から単体で存在するインバータ回路を省略して、論
理セル１の利用効率を更に向上すると共に、プログラマ
ブル論理回路の集積度をも向上することが可能となる。

【００１７】

【実施例】先ず、図２と共に本発明になるプログラマブ
ル論理回路の第１実施例を説明する。図２は、本実施例
の要部である論理セル１の構成を示す。論理セル１は、
入出力パスＢと、基本論理回路Ｃ１，Ｃ２と、反転回路
Ｃ３〜Ｃ６と、スイッチ回路Ｃ７とからなる。入出力パ
スＢは、図１における論理セル１の入力及び出力に対応
している。基本論理回路Ｃ１，Ｃ２は、各々論理セル１
の基本部分を構成する論理回路である。反転回路Ｃ３〜
Ｃ６は、各々入力される信号の一部又は全部の論理を選
択的に反転可能とする機能を有する。反転回路Ｃ５及び
Ｃ３は、各々基本論理回路Ｃ１の入力側と出力側とに接
続されている。又、反転回路Ｃ６及びＣ４は、各々基本
論理回路Ｃ２の入力側と出力側とに接続されている。基
本論理回路Ｃ１，Ｃ２及び反転回路Ｃ３〜Ｃ６は、図１
における部分回路２に対応している。スイッチ回路Ｃ７
は複数のスイッチからなり、論理セル１の外部との接続
及び論理セル１の内部接続を選択的に変更する機能を有
する。論理セル１の内部接続を選択的に変更することに
より、スイッチ回路Ｃ７は反転回路Ｃ３，Ｃ４を介した
基本論理回路Ｃ１，Ｃ２の出力の一部又は全部を反転回
路Ｃ５，Ｃ６を介して基本論理回路Ｃ１，Ｃ２の入力へ
帰還可能とする。スイッチ回路Ｃ７は、図１におけるス
イッチ回路３に対応している。

【００１８】論理セル１は、スイッチ回路Ｃ７により入
出力パスＢの出力信号線と入出力パスＢの入力信号線と
の選択的な接続を行わないと、通常の組み合せ論理回路
として機能する。他方、スイッチ回路Ｃ７のスイッチを
プログラムすることにより入出力パスＢの出力信号線と
入出力パスＢの入力信号線との選択的な接続を行うと、
図２中、信号伝搬経路Ｃ７→Ｃ５→Ｃ１→Ｃ３→Ｃ７及
び信号伝搬経路Ｃ７→Ｃ６→Ｃ２→Ｃ４→Ｃ７が形成さ
れ、論理セル１は順序論理回路として機能する。つま
り、スイッチ回路Ｃ７のプログラミングに応じて、論理
セル１を組み合せ論理回路としても、順序論理回路とし
ても機能させることができる。

【００１９】尚、実際のプログラマブル論理回路は、こ
の様な論理セル１が複数設けられている。又、基本論理
回路の数は、２つに限定されるものではない。更に、反
転回路の一部又は省略しても良い。

【００２０】図３は、図２に示す論理セル１の内部構成
の第１実施例を示す。図３中、サブブロック１１は基本
論理回路Ｃ１及び反転回路Ｃ３，Ｃ５からなり、図１に
おける部分回路２に対応している。又、サブブロック１
２は基本論理回路Ｃ２及び反転回路Ｃ４，Ｃ６からな
り、図１における部分回路２に対応している。基本論理
回路Ｃ１は、図示の如く接続されたアンド回路１１ａ，
１１ｂ及びオア回路１１ｃからなる。又、基本論理回路
Ｃ２は、図示の如く接続されたアンド回路１２ａ，１２
ｂ及びオア回路１２ｃからなる。本実施例では、反転回
路Ｃ５，Ｃ６は各々５つのプログラム可能な（プログラ
マブル）インバータからなる。他方、反転回路Ｃ３，Ｃ
４は各々１つのプログラマブルインバータからなる。

【００２１】本実施例では、入出力パスＢは２本の出力
信号線Ｂ１，Ｂ２及び７本の入力信号線Ｂ３〜Ｂ９の、
合計９本の信号線Ｂ１〜Ｂ９からなる。サブブロック１
１，１２の出力は出力信号線Ｂ１，Ｂ２に接続されてい
る。スイッチ回路Ｃ７は、図３中「丸印」で示す複数の
プログラマブルスイッチＳＷからなる。一又は複数のス
イッチＳＷが各信号線Ｂ１〜Ｂ９に対して設けられてい
る。例えば、入力信号線Ｂ３に対して設けられた３つの
スイッチをオンとすると、反転回路Ｃ５の１つのインバ
ータと反転回路Ｃ６の２つのインバータとに入力信号線
Ｂ３からの信号が供給される。そして、入力信号線Ｂ３
からの信号を供給される反転回路Ｃ５，Ｃ６の各インバ
ータが信号の論理を反転するようにプログラムされてい
れば、入力信号線Ｂ３からの信号は論理を反転されてか
ら対応する基本論理回路Ｃ１，Ｃ２に供給される。他
方、例えば出力信号線Ｂ２に対して設けられた３つのス
イッチＳＷをオンとすると、反転回路Ｃ５の２つのイン
バータと反転回路Ｃ６の１つのインバータとに出力信号
線Ｂ２からの信号が帰還される。そして、出力信号線Ｂ
２からの信号を供給される反転回路Ｃ５，Ｃ６の各イン
バータが信号の論理を反転するようにプログラムされて
いれば、出力信号線Ｂ２からの信号は論理を反転されて
から対応する基本論理回路Ｃ１，Ｃ２に供給される。こ
の様に、出力信号線Ｂ１，Ｂ２に対して設けられている
スイッチＳＷのうち少なくとも１つをオンとすると、論
理セル１を順次論理回路として機能させることができ
る。出力信号線Ｂ１，Ｂ２に対して設けられているスイ
ッチＳＷを全てオフをすると、論理セル１を組み合せ論
理回路として機能させることができる。

【００２２】図４は、図２に示す論理セル１の内部構成
の第２実施例を示す。図４中、図３と同一部分には同一
符号を付し、その説明は省略する。図３では基本論理回
路Ｃ１，Ｃ２を各々アンド−オア回路により構成してい
るが、図４では基本論理回路Ｃ１，Ｃ２を各々アンド−
ノア回路により構成している。つまり、基本論理回路Ｃ
１は、図示の如く接続されたアンド回路１１ａ，１１ｂ
及びノア回路１１ｄからなる。又、基本論理回路Ｃ２
は、図示の如く接続されたアンド回路１２ａ，１２ｂ及
びノア回路１２ｄからなる。

【００２３】図５は、図２に示す論理セル１の内部構成
の第３実施例を示す。図５中、図３と同一部分には同一
符号を付し、その説明は省略する。図３では基本論理回
路Ｃ１，Ｃ２を各々アンド−オア回路により構成してい
るが、図５では基本論理回路Ｃ１，Ｃ２を各々オア−ア
ンド回路により構成している。つまり、基本論理回路Ｃ
１は、図示の如く接続されたオア回路１１ｅ，１１ｆ及
びアンド回路１１ｃからなる。又、基本論理回路Ｃ２
は、図示の如く接続されたノア回路１２ｅ，１２ｆ及び
アンド回路１２ｃからなる。

【００２４】図６は、図２に示す論理セル１の内部構成
の第４実施例を示す。図６中、図３及び図５と同一部分
には同一符号を付し、その説明は省略する。図３では基
本論理回路Ｃ１，Ｃ２を各々アンド−オア回路により構
成しているが、図６では基本論理回路Ｃ１，Ｃ２を各々
オア−ナンド回路により構成している。つまり、基本論
理回路Ｃ１は、図示の如く接続されたオア回路１１ｅ，
１１ｆ及びナンド回路１１ｇからなる。又、基本論理回
路Ｃ２は、図示の如く接続されたノア回路１２ｅ，１２
ｆ及びナンド回路１２ｇからなる。

【００２５】図７は、図２に示す論理セル１の内部構成
の第５実施例を示す。図７中、図３と同一部分には同一
符号を付し、その説明は省略する。図３では基本論理回
路Ｃ１，Ｃ２を各々アンド−オア回路により構成してい
るが、図７では基本論理回路Ｃ１，Ｃ２を各々ナンド−
アンド回路により構成している。つまり、基本論理回路
Ｃ１は、図示の如く接続されたナンド回路１１ｈ，１１
ｉ及びアンド回路１１ｃからなる。又、基本論理回路Ｃ
２は、図示の如く接続されたナンド回路１２ｈ，１２ｉ
及びアンド回路１２ｃからなる。

【００２６】図８は、図２に示す論理セル１の内部構成
の第６実施例を示す。図８中、図６及び図７と同一部分
には同一符号を付し、その説明は省略する。図７では基
本論理回路Ｃ１，Ｃ２を各々ナンド−アンド回路により
構成しているが、図８では基本論理回路Ｃ１，Ｃ２を各
々ナンド−ナンド回路により構成している。つまり、基
本論理回路Ｃ１は、図示の如く接続されたナンド回路１
１ｈ，１１ｉ及びナンド回路１１ｇからなる。又、基本
論理回路Ｃ２は、図示の如く接続されたナンド回路１２
ｈ，１２ｉ及びナンド回路１２ｇからなる。

【００２７】図９は、図２に示す論理セル１の内部構成
の第７実施例を示す。図９中、図３と同一部分には同一
符号を付し、その説明は省略する。図３では基本論理回
路Ｃ１，Ｃ２を各々アンド−オア回路により構成してい
るが、図９では基本論理回路Ｃ１，Ｃ２を各々ノア−オ
ア回路により構成している。つまり、基本論理回路Ｃ１
は、図示の如く接続されたノア回路１１ｊ，１１ｋ及び
オア回路１１ｌからなる。又、基本論理回路Ｃ２は、図
示の如く接続されたノア回路１２ｊ，１２ｋ及びオア回
路１２ｌからなる。

【００２８】図１０は、図２に示す論理セル１の内部構
成の第８実施例を示す。図１０中、図４及び図９と同一
部分には同一符号を付し、その説明は省略する。図９で
は基本論理回路Ｃ１，Ｃ２を各々ノア−オア回路により
構成しているが、図１０では基本論理回路Ｃ１，Ｃ２を
各々ノア−ノア回路により構成している。つまり、基本
論理回路Ｃ１は、図示の如く接続されたノア回路１１
ｊ，１１ｋ及びノア回路１１ｄからなる。又、基本論理
回路Ｃ２は、図示の如く接続されたノア回路１２ｊ，１
２ｋ及びノア回路１２ｄからなる。

【００２９】上記の如く、本実施例によれば、論理セル
１内のスイッチ回路Ｃ７のプログラマブルスイッチのオ
ン／オフ状態及び反転回路Ｃ３〜Ｃ６の反転状態を任意
に制御することにより、論理セル１により図１１に示す
フリップフロップ回路等の順序論理回路を実現し得る。
同図中、（ａ）はセット・リセット（Ｓ−Ｒ）フリップ
フロップ、（ｂ）はジェイ・ケイ（Ｊ−Ｋ）フリップフ
ロップ、（ｃ）はプリセット端子及びリセット端子を有
するＳ−Ｒフリップフロップ、（ｄ）及び（ｅ）は各々
プリセット端子及びリセット端子を有するディレイ
（Ｄ）フリップフロップを示す。

【００３０】以上の説明より明らかな如く、基本論理回
路Ｃ１，Ｃ２は各々アンド回路、ナンド回路、オア回路
及びノア回路のうち２以上の回路を組み合せて構成され
る。又、各基本論理回路を構成するために選べる回路
は、基本論理回路の入力信号の論理をそのまま、又は、
反転させたいずれかの場合において、簡約化した結果の
回路がアンド−オア回路、オア−アンド回路、アンド−
ノア回路及びオア−ナンド回路を構成するものである。
これは、以下の補題１及び２より証明することができ
る。

【００３１】（補題１） 基本論理回路を構成するため
に選べる回路は、基本論理回路の入力信号の論理をその
まま、又は、反転させたいずれかの場合において、簡約
化した結果の回路がアンド−オア回路、オア−アンド回
路、アンド−ノア回路及びオア−ナンド回路を構成する
ものである。

【００３２】（証明１） 「基本論理回路を構成するた
めに選べる回路は、基本論理回路の入力信号の論理をそ
のまま、又は、反転させたいずれかの場合において、簡
約化した結果の回路がアンド−オア回路、オア−アンド
回路、アンド−ノア回路及びオア−ナンド回路を構成す
るもの以外である」と仮定した場合、基本論理回路を構
成する回路を簡約化した結果は、全てナンド回路、アン
ド回路、オア回路及びノア回路といった１段の多入力−
１出力の組み合せ論理回路になる。従って、１つの論理
セルで排他的（エクスクルーシブ）・オアやエクスクル
ーシブ・ノアを表現できなくなってしまう。これによ
り、「基本論理回路を構成するために選べる回路は、基
本論理回路の入力信号の論理をそのまま、又は、反転さ
せたいずれかの場合において、簡約化した結果の回路が
アンド−オア回路、オア−アンド回路、アンド−ノア回
路及びオア−ナンド回路を構成するものである」必要が
ある。

【００３３】（補題２） 基本論理回路を構成するため
に選べる回路は、基本論理回路の入力信号の論理をその
まま、又は、反転させたいずれかの場合において、簡約
化した結果の回路がアンド−オア回路、オア−アンド回
路、アンド−ノア回路及びオア−ナンド回路を構成する
ものである場合、図１１に示す全ての順序論理回路を構
成できる。

【００３４】（証明２） 簡約化した結果の回路がアン
ド−オア回路、オア−アンド回路、アンド−ノア回路及
びオア−ナンド回路を構成するものである場合、基本論
理回路の入力信号の論理を全て反転する論理回路は全て
（１）ノア−オア回路、（２）ノア−ノア回路、（３）
ナンド−アンド回路及び（４）ナンド−ナンド回路のい
ずれかになる。尚、（１）及び（３）の場合は、基本論
理回路の出力信号の論理も反転する。従って、「基本論
理回路を構成するために選べる回路は、基本論理回路の
入力信号の論理をそのまま、又は、反転させたいずれか
の場合において、簡約化した結果の回路がアンド−オア
回路、オア−アンド回路、アンド−ノア回路及びオア−
ナンド回路を構成するものである場合、図１１に示す全
ての順序論理回路を構成できる」ことは明らかである。
又、図１１中、ナンド回路をノア回路と置き換えても良
いことは言うまでもない。

【００３５】次に、スイッチ回路Ｃ７のプログラマブル
スイッチＳＷと、入出力パスＢの信号線Ｂ１〜Ｂ９との
接続を図１２と共に説明する。

【００３６】図１２の右側に拡大して示すように、スイ
ッチＳＷは入出力パスＢのうち一本の信号線とサブブロ
ックＣ１又はＣ２に接続する一本の信号線とに接続され
ており、その制御端子に供給される制御信号ＣＮＴによ
りオン／オフされる。図示の例では、スイッチＳＷが入
力信号線Ｂ５とサブブロックＣ２に接続する信号線Ｌと
に接続されている。

【００３７】図１３は、反転回路Ｃ３の一実施例を示
す。反転回路Ｃ３は、図示の如く接続されたインバータ
２３と、スイッチ２４，２５とからなる。入力端子２１
からの信号は、一方ではインバータ２３を介してスイッ
チ２４へ供給され、他方では直接スイッチ２５へ供給さ
れる。制御端子２２には、反転回路Ｃ３が入力信号をそ
のまま出力するか、反転してから出力するかを決定する
制御信号が印加される。制御端子２２からの制御信号
は、スイッチ２４の制御端子へそのまま供給されると共
に、スイッチ２５の制御端子へ反転されてから供給され
る。スイッチ２４，２５の出力は、いずれも出力端子２
６に接続されている。これにより、例えば制御端子２２
にローレベルの制御信号が印加されると入力端子２１に
印加される信号が反転されて出力端子２６から出力さ
れ、制御端子２２にハイレベルの制御信号が印加される
と入力端子２１に印加される信号がそのまま出力端子２
６から出力される。

【００３８】尚、反転回路Ｃ４には、図１３と同一の構
成を用い得る。更に、反転回路Ｃ５，Ｃ６の各々は、入
力信号の数が５であるので、例えば図１３の構成の回路
を５個設ければ良い。

【００３９】次に、論理セル１同士の接続について、図
１４と共に説明する。図１４は、論理セル１同士を接続
する信号線の集合であるセル間パス３０とスイッチ回路
Ｃ７との接続の一実施例を示す。同図中、図３と同一部
分には同一符号を付し、その説明は省略する。

【００４０】図１４では、スイッチ回路Ｃ７の各プログ
ラマブルスイッチＳＷが、入出力パスＢの信号線Ｂ１〜
Ｂ８のうち一本の任意の信号線とセル間パス３０の信号
線ＢＢ１〜ＢＢ１０のうち任意の一本の信号線とに接続
されている。本実施例では、信号線ＢＢ９，ＢＢ１０
は、クロック信号の転送に用いられる。入出力パスＢの
出力線Ｂ１，Ｂ２に対してはスイッチ群３１が設けられ
ている。スイッチ群３１のスイッチＳＷは、各信号線Ｂ
Ｂ１〜ＢＢ１０に対して設けられているので、論理セル
１の出力信号線Ｂ１，Ｂ２とセル間パス３０の信号線Ｂ
Ｂ１〜ＢＢ８とは自由に接続可能である。又、入出力パ
スＢの信号線Ｂ２〜Ｂ８に対してはスイッチ群３２が設
けられている。スイッチ群３２のスイッチＳＷは、信号
線ＢＢ１〜ＢＢ８のうち所定の信号線に対してのみ設け
られているので、論理セル１の入力線Ｂ３〜Ｂ８とセル
間パス３０の信号線ＢＢ１〜ＢＢ８のうち所定の信号線
とは接続可能である。更に、入出力パスＢの入力信号線
Ｂ３に対してはスイッチ群３３が設けられている。従っ
て、入出力パスＢの入力信号線Ｂ３とセル間パス３０の
信号線ＢＢ９，ＢＢ１０とはスイッチ群３３のスイッチ
ＳＷを介して接続可能である。

【００４１】尚、各信号線Ｂ１〜Ｂ８及び各信号線ＢＢ
１〜ＢＢ１０に対して一つのスイッチＳＷを設けても良
いことは言うまでもない。

【００４２】図１５〜図１７は、各々上記の如きサブブ
ロック１１を複数用いて順序論理回路を構成し得るプロ
グラマブル論理回路の第２〜第４実施例を示す。

【００４３】図１５に示すプログラマブル論理回路の第
２実施例では、図示の如く接続された４つのサブブロッ
ク１１−１〜１１−４とスイッチＳＷとからなる。この
プログラマブル論理回路は、各スイッチＳＷのオン／オ
フ状態に応じて、組み合せ論理回路としてもフリップフ
ロップ等の順序論理回路としても機能する。本実施例で
は、プログラマブル論理回路には４つの入力端子Ｐ１〜
Ｐ４と、２つの出力端子Ｐ１５，Ｐ１６とが設けられて
いる。スイッチＳＷは、入力端子Ｐ２とサブブロック１
１−１の入力端子Ｐ５との間、入力端子Ｐ３とサブブロ
ック１１−１の入力端子Ｐ６との間、入力端子Ｐ３とサ
ブブロック１１−３の入力端子Ｐ７との間、入力端子Ｐ
２とサブブロック１１−３の入力端子Ｐ８との間、出力
端子Ｐ１５とサブブロック１１−４の入力端子Ｐ１２と
の間、及び出力端子Ｐ１６とサブブロック１１−２の入
力端子Ｐ１１との間に設けられている。又、入力端子Ｐ
１はサブブロック１１−２の入力端子Ｐ９に接続され、
入力端子Ｐ４はサブブロック１１−４の入力端子Ｐ１４
に接続されている。更に、サブブロック１１−１の出力
端子Ｐ１７はサブブロック１１−２の入力端子Ｐ１０に
接続されており、サブブロック１１−３の出力端子Ｐ１
８はサブブロック１１−４の入力端子Ｐ１３に接続され
ている。尚、破線で接続された各対のスイッチＳＷは、
連動しており同時にオン／オフされる。

【００４４】図１６に示すプログラマブル論理回路の第
３実施例では、図示の如く接続された４つのサブブロッ
ク１１−１〜１１−４とスイッチＳＷとからなる。この
プログラマブル論理回路は、各スイッチＳＷのオン／オ
フ状態に応じて、組み合せ論理回路としてもフリップフ
ロップ等の順序論理回路としても機能する。同図中、図
１５と同一部分には同一符号を付し、その説明は省略す
る。

【００４５】本実施例では、６つの入力端子Ｐ１、Ｐ２
Ａ、Ｐ２Ｂ、Ｐ３、Ｐ４及びＰ２１が設けられている。
又、スイッチＳＷが更に、入力端子Ｐ２Ａとサブブロッ
ク１１−１の入力端子Ｐ５との間、入力端子Ｐ２Ｂとサ
ブブロック１１−３の入力端子Ｐ８との間、入力端子Ｐ
２１とサブブロック１１−１の入力端子Ｐ６との間、入
力端子Ｐ２１とサブブロック１１−３の入力端子Ｐ７と
の間、サブブロック１１−１の入力端子Ｐ６とサブブロ
ック１１−２の入力端子Ｐ１１との間、及びサブブロッ
ク１１−３の入力端子Ｐ７とサブブロック１１−４の入
力端子Ｐ１２との間に設けられている。尚、破線で接続
された各対のスイッチＳＷは、連動しており同時にオン
／オフされる。

【００４６】図１７に示すプログラマブル論理回路の第
４実施例では、図示の如く接続された４つのサブブロッ
ク１１−５〜１１−１０とスイッチＳＷとからなる。こ
のプログラマブル論理回路は、各スイッチＳＷのオン／
オフ状態に応じて、組み合せ論理回路としてもフリップ
フロップ等の順序論理回路としても機能する。本実施例
では、プログラマブル論理回路には６つの入力端子Ｐ３
０〜Ｐ３５と、２つの出力端子Ｐ５９，Ｐ６０とが設け
られている。スイッチＳＷは、入力端子Ｐ３０とサブブ
ロック１１−９の入力端子Ｐ５８との間、入力端子Ｐ３
０とサブブロック１１−７の入力端子Ｐ４５との間、入
力端子Ｐ３０とサブブロック１１−８の入力端子Ｐ４６
との間、入力端子Ｐ３１とサブブロック１１−５の入力
端子Ｐ４１との間、入力端子Ｐ３１とサブブロック１１
−６の入力端子Ｐ４２との間、入力端子Ｐ３１とサブブ
ロック１１−１０の入力端子Ｐ５９との間、入力端子Ｐ
３１とサブブロック１１−７の入力端子Ｐ４５との間、
入力端子Ｐ３２とサブブロック１１−５の入力端子Ｐ４
０との間、入力端子Ｐ３２とサブブロック１１−１０の
入力端子Ｐ５９との間、入力端子Ｐ３３とサブブロック
１１−６の入力端子Ｐ４２との間、入力端子Ｐ３３とサ
ブブロック１１−７の入力端子Ｐ４４との間、入力端子
Ｐ３３とサブブロック１１−８の入力端子Ｐ４７との
間、入力端子Ｐ３４とサブブロック１１−５の入力端子
Ｐ４０との間、入力端子Ｐ３４とサブブロック１１−６
の入力端子Ｐ４３との間、入力端子Ｐ３４とサブブロッ
ク１１−８の入力端子Ｐ４７との間、入力端子Ｐ３５と
サブブロック１１−５の入力端子Ｐ４１との間、入力端
子Ｐ３５とサブブロック１１−９の入力端子Ｐ５８との
間、入力端子Ｐ３５とサブブロック１１−８の入力端子
Ｐ４６との間、サブブロック１１−９の出力端子Ｐ５６
とサブブロック１１−６の入力端子Ｐ４３との間、サブ
ブロック１１−９の出力端子Ｐ５６とサブブロック１１
−７の入力端子Ｐ４５との間、サブブロック１１−９の
出力端子Ｐ５６とサブブロック１１−８の入力端子Ｐ４
６との間、サブブロック１１−１０の出力端子Ｐ５７と
サブブロック１１−５の入力端子Ｐ４１との間、サブブ
ロック１１−１０の出力端子Ｐ５７とサブブロック１１
−６の入力端子Ｐ４２との間、及びサブブロック１１−
１０の出力端子Ｐ５７とサブブロック１１−７の入力端
子Ｐ４５との間に設けられている。

【００４７】サブブロック１１−５の出力端子Ｐ４８は
サブブロック１１−９の入力端子Ｐ５２に接続され、サ
ブブロック１１−６の出力端子Ｐ４９はサブブロック１
１−９の入力端子Ｐ５３に接続されている。サブブロッ
ク１１−７の出力端子Ｐ５０はサブブロック１１−１０
の入力端子Ｐ５４に接続され、サブブロック１１−８の
出力端子Ｐ５１はサブブロック１１−１０の入力端子Ｐ
５５に接続されている。サブブロック１１−９の出力端
子Ｐ５６はプログラマブル論理回路の出力端子Ｐ５９に
接続され、サブブロック１１−１０の出力端子Ｐ５７は
プログラマブル論理回路の出力端子Ｐ６０に接続されて
いる。

【００４８】本実施例では、各スイッチＳＷのオン／オ
フ状態を適切に制御することにより、Ｒ−Ｓフリップフ
ロップ、クロックドＲ−Ｓ（ＲＳ−ＣＫ）フリップフロ
ップ、Ｄフリップフロップ及びＪ−Ｋフリップフロップ
のうち少なくとも１種類の順序論理回路を実現すること
ができると共に、アンド、ナンド、オア、ノア、エクス
クルーシブオア、エクスクルーシブノア及びハーフアダ
ーのうち少なくとも１種類の組み合せ論理回路を実現す
ることができる。

【００４９】次に、図１８と共に本発明になるプログラ
マブル論理回路の第５実施例を説明する。図１８は、本
実施例の要部である論理セル３１の構成を示す。論理セ
ル３１は、入出力パスＢと、基本論理回路Ｃ１１，Ｃ１
２，Ｃ２１，Ｃ２２と、反転回路Ｃ５，Ｃ６と、スイッ
チ回路Ｃ７とからなる。入出力パスＢは、図１における
論理セル１の入力及び出力に対応している。基本論理回
路Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２は、各々論理セル３
１の基本部分を構成する論理回路である。反転回路Ｃ
５，Ｃ６は、各々入力される信号の一部又は全部の論理
を選択的に反転可能とする機能を有する。反転回路Ｃ５
は、基本論理回路Ｃ１１の入力側に接続されている。基
本論理回路Ｃ１１，Ｃ２１の出力は、各々対応する基本
論理回路Ｃ１２，Ｃ２２へ入力されると共に、基本論理
回路Ｃ１１，Ｃ２１の入力へ帰還される。又、基本論理
回路Ｃ１２，Ｃ２２の出力は、各々スイッチ回路Ｃ７へ
入力されると共に、基本論理回路Ｃ１２，Ｃ２２の入力
へ帰還される。更に、基本論理回路Ｃ１２，Ｃ２２の出
力は、各々基本論理回路Ｃ２１，Ｃ１１へ入力される。
他方、反転回路Ｃ６は、基本論理回路Ｃ２１の入力側に
接続されている。基本論理回路Ｃ１１，Ｃ１２，Ｃ２
１，Ｃ２２及び反転回路Ｃ５，Ｃ６は、図１における部
分回路２に対応している。

【００５０】スイッチ回路Ｃ７は複数のスイッチからな
り、論理セル３１の外部との接続及び論理セル３１の内
部接続を選択的に変更する機能を有する。論理セル３１
の内部接続を選択的に変更することにより、スイッチ回
路Ｃ７は基本論理回路Ｃ１２，Ｃ２２を介した基本論理
回路Ｃ１１，Ｃ２１の出力の一部又は全部を反転回路Ｃ
５，Ｃ６を介して基本論理回路Ｃ１１，Ｃ２１の入力へ
帰還可能とする。スイッチ回路Ｃ７は、図１におけるス
イッチ回路３に対応している。

【００５１】論理セル３１は、スイッチ回路Ｃ７により
入出力パスＢの出力信号線と入出力パスＢの入力信号線
との選択的な接続を行わないと、通常の組み合せ論理回
路として機能する。他方、スイッチ回路Ｃ７のスイッチ
をプログラムすることにより入出力パスＢの出力信号線
と入出力パスＢの入力信号線との選択的な接続を行う
と、図１８中、例えば信号伝搬経路Ｃ７→Ｃ５→Ｃ１１
→Ｃ１２→Ｃ７及び信号伝搬経路Ｃ７→Ｃ６→Ｃ２１→
Ｃ２２→Ｃ７が形成され、論理セル３１は順序論理回路
として機能する。つまり、スイッチ回路Ｃ７のプログラ
ミングに応じて、論理セル３１を組み合せ論理回路とし
ても、順序論理回路としても機能させることができる。

【００５２】尚、実際のプログラマブル論理回路は、こ
の様な論理セル３１が複数設けられている。又、基本論
理回路の数は、４つに限定されるものではない。更に、
反転回路の一部を省略しても良い。

【００５３】図１９は、図１８に示す論理セル３１の構
成の一実施例を示す。図１９中、サブブロック４１は基
本論理回路Ｃ１１，Ｃ１２及び反転回路Ｃ５からなり、
図１における部分回路２に対応している。又、サブブロ
ック４２は基本論理回路Ｃ２１，Ｃ２２及び反転回路Ｃ
６からなり、図１における部分回路２に対応している。
基本論理回路Ｃ１１は、図示の如く接続されたオア回路
４１ａ，４１ｂと、アンド回路４１ｃと、インバータ回
路４１ｄとからなる。又、基本論理回路Ｃ１２は、図示
の如く接続されたナンド回路４１ｅ，４１ｆ及びスイッ
チ回路４１ｇからなる。本実施例では、便宜上スイッチ
回路４１ｇを基本論理回路Ｃ１２の一部とみなしている
が、例えばスイッチ回路４１ｇを基本論理回路Ｃ１１の
一部とみなすことも可能である。同様に、基本論理回路
Ｃ２１は、図示の如く接続されたオア回路４２ａ，４２
ｂと、アンド回路４２ｃと、インバータ回路４２ｄとか
らなる。又、基本論理回路Ｃ２２は、図示の如く接続さ
れたナンド回路４２ｅ，４２ｆ及びスイッチ回路４２ｇ
からなる。本実施例では、便宜上スイッチ回路４２ｇを
基本論理回路Ｃ２２の一部とみなしているが、例えばス
イッチ回路４２ｇを基本論理回路Ｃ２１の一部とみなす
ことも可能である。スイッチ回路４１ｇ，４２ｇは各々
２つのスイッチ素子と１つのインバータとからなる。

【００５４】反転回路Ｃ５，Ｃ６は各々プログラム可能
な（プログラマブル）インバータからなる。プログラマ
ブルインバータの構成としては、図１３と共に説明した
構成のものを使用し得る。尚、反転回路は、任意のサブ
ブロックの入力側及び／又は出力側に設けても良く、更
に、サブブロックの任意の信号線に対してのみ設けても
良い。

【００５５】本実施例では、入出力パスＢは２本の出力
信号線及び１４本の入力信号線の、合計１６本の信号線
からなる。サブブロック４１，４２の出力は入出力パス
Ｂの出力信号線に接続されている。スイッチ回路Ｃ７
は、ローカルシグナルディストリビュータ４４とグロー
バルシグナルディストリビュータ４５とからなる。ロー
カルシグナルディストリビュータ４４及びグローバルシ
グナルディストリビュータ４５は、各々図１９中「丸
印」で示す複数のプログラマブルスイッチＳＷからな
る。ローカルシグナルディストリビュータ４４内では、
一又は複数のスイッチＳＷが入出力パスＢの各信号線に
対して設けられている。又、グローバルシグナルディス
トリビュータ４５内では、複数のスイッチＳＷが入出力
パスＢの特定の入力信号線（本実施例では２本の入力信
号線）に対して設けられている。

【００５６】ローカルシグナルディストリビュータ４４
は、ローカル信号線Ｓ１〜Ｓ９に対して設けられてお
り、近隣の論理セルとの信号の授受を行うために設けら
れている。つまり、ローカルシグナルディストリビュー
タ４４は、サブブロック４１，４２に印加する信号の選
択に用いられる。ローカルシグナルディストリビュータ
４４内のスイッチＳＷは、各々のサブブロック４１，４
２が設計時に頻繁に用いられる組み合せ論理回路を容易
に実現できるように配置されている。

【００５７】グローバルシグナルディストリビュータ４
５は、グローバル信号線φ１〜φ４に対して設けられて
おり、グローバル信号線φ１〜φ４をサブブロック４
１，４２に接続するために設けられている。グローバル
シグナルディストリビュータ４５内のスイッチＳＷは、
入出力パスＢの特定の入力信号線と各グローバル信号線
φ１〜φ４とが接続できるように配置されている。もち
ろん、グローバルシグナルディストリビュータ４５内の
スイッチＳＷを任意のグローバル信号線φ１〜φ４に対
してのみ設けても良い。

【００５８】各基本論理回路Ｃ１１，Ｃ１２，Ｃ２１，
Ｃ２２は、それ自体の出力をその入力側へスイッチＳＷ
を介して帰還可能な経路を有する。従って、スイッチＳ
Ｗをオンとすることにより各基本論理回路Ｃ１１，Ｃ１
２，Ｃ２１，Ｃ２２を順序論理回路として機能させるこ
とができる。このため、基本論理回路Ｃ１１，Ｃ１２を
含むサブブロック４１も基本論理回路Ｃ２１，Ｃ２２を
含むサブブロック４２も順序論理回路として機能させる
ことが可能である。又、サブブロック４１，４２内の基
本論理回路Ｃ１１，Ｃ１２及び基本論理回路Ｃ２１，Ｃ
２２を順序論理回路として機能させ、各基本論理回路Ｃ
１１，Ｃ１２，Ｃ２１，Ｃ２２に位相の異なる基準信号
を印加することで、マスタースレーブ型の順序論理回路
を構成することができる。

【００５９】尚、本実施例では、各サブブロックが２つ
の基本論理回路からなるが、第１実施例の如く１つの基
本論理回路からなる構成でも、又、３つ以上の基本論理
回路からなる構成としても良い。

【００６０】以上の説明より明らかな如く、基本論理回
路Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２は各々アンド回路、
ナンド回路、オア回路及びノア回路のうち２以上の回路
を組み合せて構成される。又、各基本論理回路を構成す
るために選べる回路は、基本論理回路の入力信号の論理
をそのまま、又は、反転させたいずれかの場合におい
て、簡約化した結果の回路がアンド−オア回路、オア−
アンド回路、アンド−ノア回路及びオア−ナンド回路を
構成するものである。これは、以下の補題３及び４より
証明することができる。

【００６１】（補題３） 基本論理回路を構成するため
に選べる回路は、基本論理回路の入力信号の論理をその
まま、又は、反転させたいずれかの場合において、簡約
化した結果の回路がアンド−オア回路、オア−アンド回
路、アンド−ノア回路及びオア−ナンド回路を構成する
ものである。

【００６２】（証明３） 「基本論理回路を構成するた
めに選べる回路は、基本論理回路の入力信号の論理をそ
のまま、又は、反転させたいずれかの場合において、簡
約化した結果の回路がアンド−オア回路、オア−アンド
回路、アンド−ノア回路及びオア−ナンド回路を構成す
るもの以外である」と仮定した場合、基本論理回路を構
成する回路を簡約化した結果は、全てナンド回路、アン
ド回路、オア回路及びノア回路といった１段の多入力−
１出力の組み合せ論理回路になる。従って、１つの論理
セルでエクスクルーシブ・オアやエクスクルーシブ・ノ
アを表現できなくなってしまう。これにより、「基本論
理回路を構成するために選べる回路は、基本論理回路の
入力信号の論理をそのまま、又は、反転させたいずれか
の場合において、簡約化した結果の回路がアンド−オア
回路、オア−アンド回路、アンド−ノア回路及びオア−
ナンド回路を構成するものである」必要がある。

【００６３】（補題４） 基本論理回路を構成するため
に選べる回路は、基本論理回路の入力信号の論理をその
まま、又は、反転させたいずれかの場合において、簡約
化した結果の回路がアンド−オア回路、オア−アンド回
路、アンド−ノア回路及びオア−ナンド回路を構成する
ものである場合、図１１に示す全ての順序論理回路を構
成できる。

【００６４】（証明４） （ア）簡約化した結果の回路
がアンド−オア回路、オア−アンド回路、アンド−ノア
回路及びオア−ナンド回路を構成するものである場合、
基本論理回路の入力信号の論理を全て反転する論理回路
は全て（１）ノア−オア回路、（２）ノア−ノア回路、
（３）ナンド−アンド回路及び（４）ナンド−ナンド回
路のいずれかになる。尚、（１）及び（３）の場合は、
基本論理回路の出力信号の論理も反転する。従って、
「基本論理回路を構成するために選べる回路は、基本論
理回路の入力信号の論理をそのまま、又は、反転させた
いずれかの場合において、簡約化した結果の回路がアン
ド−オア回路、オア−アンド回路、アンド−ノア回路及
びオア−ナンド回路を構成するものである場合、図１１
に示す全ての順序論理回路を構成できる」ことは明らか
である。又、図１１中、ナンド回路をノア回路と置き換
えても良いことは言うまでもない。

【００６５】（イ）更に、簡約化した結果の回路がアン
ド−オア回路、オア−アンド回路、アンド−ノア回路及
びオア−ナンド回路を構成するものである場合、基本論
理回路の所望の入力信号の論理を反転して帰還路を設け
ることにより、Ｄフリップフロップを構成できる。これ
により構成できる２組のＤフリップフロップを各々Ｆ
ａ，Ｆｂとした場合、Ｆａの出力端をＦｂの入力端に接
続し、Ｆａに基準信号φを印加してＦｂに反転された基
準信号φバーを印加することにより、構成される順序論
理回路はマスタースレーブ型のフリップフロップとな
る。

【００６６】ところで、図１９中、反転回路Ｃ５，Ｃ６
は図１３に示す構成に限定されるものではない。一例と
して、反転回路Ｃ５，Ｃ６は、各々図示の如く接続され
たセレクタ５１，５２，５３と、選択的反転回路５４
と、スイッチＳＷ１，ＳＷ２とからなる。

【００６７】図２０は、この場合のセレクタ５１の構成
の一実施例を示す。セレクタ５２，５３の構成もセレク
タ５１の構成と同じで良い。セレクタ５１は、図示の如
く接続されたスイッチ素子６１，６２からなる。スイッ
チ素子６１，６２の入力端には各々入力信号Ｉｎ．Ａ，
Ｉｎ．Ｂが印加され、出力端は接続されており出力信号
Ｏｕｔを出力する。スイッチ素子６１の反転制御端子及
びスイッチ素子６２の非反転制御端子には、各々制御信
号Ｓｅｌが印加される。

【００６８】図２１は、この場合の選択的反転回路５４
の構成の一実施例を示す。選択的反転回路５４は、図示
の如く接続されたスイッチ素子７１〜７６及びインバー
タ７７，７８からなる。この場合、選択的反転回路５４
は２つの入力信号Ｉｎ０，Ｉｎ１と、１つの基準信号φ
と、３つの制御信号Ｓｅｌ０，Ｓｅｌ１，Ｓｅｌ２とを
印加され、これらの信号に応じて出力信号Ｏｕｔ０，Ｏ
ｕｔ１を出力する。

【００６９】スイッチＳＷ１，ＳＷ２の構成は、スイッ
チＳＷの構成と同じものを用い得る。

【００７０】図２２及び図２３は、各々上記の如きサブ
ブロック４１を複数用いて順序論理回路を構成し得るプ
ログラマブル論理回路の第６及び第７実施例を示す。

【００７１】図２２に示すプログラマブル論理回路の第
６実施例では、図示の如く接続された２つのサブブロッ
ク４１−１，４１−２と２つのスイッチＳＷとからな
る。このプログラマブル論理回路は、各スイッチＳＷの
オン／オフ状態に応じて、組み合せ論理回路としてもフ
リップフロップ等の順序論理回路としても機能する。本
実施例では、プログラマブル論理回路には１つの入力端
子Ｐ７１と、１つの出力端子Ｐ８０とが設けられてい
る。スイッチＳＷは、サブブロック４１−１の入力端子
Ｐ７２とサブブロック４１−１の出力端子Ｐ７４との
間、及びサブブロック４１−２の入力端子Ｐ７６とサブ
ブロック４１−２の出力端子Ｐ７８との間に設けられて
いる。又、入力端子Ｐ７１はサブブロック４１−１の入
力端子Ｐ７３に接続され、サブブロック４１−２の出力
端子Ｐ７９は出力端子Ｐ７９に接続されている。更に、
サブブロック４１−１の出力端子Ｐ７５は、サブブロッ
ク４１−２の入力端子Ｐ７７に接続されている。サブブ
ロック４１−２の出力端子Ｐ７９は、出力端子Ｐ８０に
接続されている。

【００７２】図２３に示すプログラマブル論理回路の第
７実施例では、図示の如く接続された４つのサブブロッ
ク４１−１〜４１−４と６つのスイッチＳＷとからな
る。このプログラマブル論理回路は、各スイッチＳＷの
オン／オフ状態に応じて、組み合せ論理回路としてもフ
リップフロップ等の順序論理回路としても機能する。本
実施例では、プログラマブル論理回路には２つの入力端
子Ｐ７１及びＰ１１１と、２つの出力端子Ｐ８０，Ｐ１
２０とが設けられている。スイッチＳＷは、サブブロッ
ク４１−１の入力端子Ｐ７２とサブブロック４１−１の
出力端子Ｐ７４との間、サブブロック４１−２の入力端
子Ｐ７６とサブブロック４１−２の出力端子Ｐ７８との
間、サブブロック４１−３の入力端子Ｐ２１３とサブブ
ロック４１−３の出力端子Ｐ１１５との間、サブブロッ
ク４１−４の入力端子Ｐ１１７とサブブロック４１−４
の出力端子Ｐ１１９との間、サブブロック４１−１の入
力端子Ｐ１２１とサブブロック４１−４の出力端子Ｐ１
２４との間、及びサブブロック４１−３の入力端子Ｐ１
２３とサブブロック４１−２の出力端子Ｐ１２２との間
に設けられている。又、入力端子Ｐ７１はサブブロック
４１−１の入力端子ＰＰ７３に接続され、入力端子Ｐ１
１１はサブブロック４１−３の入力端子Ｐ１１２に接続
されている。更に、サブブロック４１−１の出力端子Ｐ
７５はサブブロック４１−２の入力端子Ｐ８０に接続さ
れており、サブブロック４１−３の出力端子Ｐ１１５は
サブブロック４１−４の入力端子Ｐ１１７に接続されて
いる。サブブロック４１−２の出力端子Ｐ１２２は出力
端子Ｐ８０に接続されており、サブブロック４１−４の
出力端子Ｐ１１８は出力端子Ｐ１２０に接続されてい
る。

【００７３】ところで、スイッチ回路Ｃ７の各スイッチ
ＳＷのオン／オフ状態は、数々の方法により制御可能で
ある。そこで、４つの代表的な制御方法につき以下に図
２４〜図２７と共に説明する。

【００７４】図２４は、第１の制御方法を説明する図で
ある。この場合、各スイッチＳＷ自体がヒューズ又はア
ンチヒューズからなる。従って、各スイッチＳＷのオン
／オフ状態は、ヒューズを溶融させて断線するか、或は
アンチフューズを溶融して短絡するかにより、固定的に
プログラムされる。

【００７５】図２５は、第２の制御方法を説明する図で
ある。この場合、各スイッチＳＷのオン／オフ状態は、
対応するヒューズ又はアンチヒューズＦを介して得られ
る信号により制御される。従って、この場合も各スイッ
チＳＷのオン／オフ状態は固定的にプログラムされる。

【００７６】図２６は、第３の制御方法を説明する図で
ある。この場合、各スイッチＳＷのオン／オフ状態は、
メモリ８１の対応するビットの信号により制御される。
従って、この場合の各スイッチＳＷのオン／オフ状態
は、メモリ８１の内容を書き換えることにより、自由に
プログラム可能である。

【００７７】図２７は、第４の制御方法を説明する図で
ある。この場合、各スイッチＳＷのオン／オフ状態は、
メモリ８１の出力をデコーダ８２でデコードして得られ
る信号により制御される。従って、この場合も各スイッ
チＳＷのオン／オフ状態は、メモリ８１の内容を書き換
えることにより、自由にプログラム可能である。更に、
図２６の場合にはメモリ８１のビット数がスイッチＳＷ
の数と一致する必要があるが、図２７の場合にはデコー
ダ８２を用いているので、より少ないメモリ８１のビッ
ト数で同じ数のスイッチＳＷを制御することができる。

【００７８】上記第３又は第４の制御方法を採用する場
合、メモリ８１はプログラマブル論理回路の外部に設け
ても、プログラマブル論理回路の内部に設けても良い。

【００７９】図２８は、各論理セル１又は３１に対して
設けられているメモリ８１が、各々プログラマブル論理
回路（ＦＰＧＡ）８５の外部に設けられている場合を示
す。つまり、各メモリ８１は、プログラマブル論理回路
８５とは別の外部メモリチップ８６内に設けられてい
る。メモリチップ８６内の各メモリ８１は、プログラマ
ブル論理回路８５内の対応する論理セル１又は３１と接
続される。

【００８０】図２９は、各論理セル１又は３１に対して
設けられているメモリ８１が、各々プログラマブル論理
回路８５の内部に設けられている場合を示す。つまり、
各メモリ８１は、プログラマブル論理回路８５内で対応
する論理セル１又は３１と接続される。

【００８１】図３０は、各論理セル１又は３１に対して
設けられているメモリ８１が、各々プログラマブル論理
回路８５の内部に設けられている場合を示す。この場
合、各メモリ８１は、１つの論理セル１又は３１内に設
けられており、その論理セル１又は３１内の所望の部分
と接続される。

【００８２】尚、スイッチ回路Ｃ７を構成するのに必要
なスイッチＳＷの数をＮ、全てのスイッチＳＷのオン／
オフ状態を制御するのに必要なメモリ８１のビット数を
Ｍ、演算ｆｌｏｏｒ（Ｆ（ｘ））を、値Ｆ（ｘ）を下ま
わらない最小の整数値を返す演算であると定義したと
き、Ｍ≧ｆｌｏｏｒ（ｌｏｇ₂ Ｎ）が常に成立する。

【００８３】メモリ８１の各ビットの値、即ち、各スイ
ッチＳＷのオン／オフ状態は、図３１に示すように決定
される。先ず、所望の論理回路の設計図を作成する。次
に、この設計図に基づいてコンピュータ処理を行い、プ
ログラマブル論理回路８５内でどの様な接続をすれば上
記所望の論理回路の機能を実現できるかを求める。そし
て、求めた接続をするのに必要な各スイッチＳＷのオン
／オフ状態を決定し、そのオン／オフ状態を得るのに必
要なデータをメモリ８１に書き込む。

【００８４】これらの処理をフローチャートで示すと、
図３２の様になる。同図中、ステップ９１は任意の設計
ツールを用いて所望の論理回路を設計する。ステップ９
２は、所望の論理回路の設計図をコンピュータに入力
し、設計図のデータをプログラマブル論理回路８５内の
スイッチＳＷのオン／オフ状態に関するデータに変換す
る。ステップ９３は、スイッチＳＷのオン／オフ状態に
関するデータを、プログラマブル論理回路８５の内部又
は外部のメモリ８１に書き込むことにより、プログラマ
ブル論理回路８５を上記所望の論理回路として機能する
ようにプログラムする。

【００８５】ところで、論理セル同士を自由に接続する
には、論理セル間を接続する信号線の本数を増やし、プ
ログラマブルスイッチの数も増やす必要がある。しか
し、信号線及びスイッチの数が増大すると、入出力パス
をプログラマブル論理回路のチップ上に設けるために大
きな面積が必要となる。又、スイッチの数が多いと、ス
イッチのオン／オフ状態を記憶するためのメモリ容量が
増大してしまい、メモリセルを大量に設ける必要が生じ
てしまう。そこで、これらの問題をも解決し得る実施例
について以下に説明する。

【００８６】図３３は、本発明になるプログラマブル論
理回路の第８実施例を示す平面図である。同図中、中央
部分のセル領域２０１には、３２×３２＝１０２４個の
論理セル１（又は３１）がマトリクス状に配列されてい
る。隣合う２つの論理セル１間は、２本の信号線からな
るセル間パス２０４で接続されている。セル領域２０１
の外側には、入出力パス２０２が設けられている。この
入出力パス２０２は、２本の常に固定的な論理信号レベ
ルとされた信号線と、複数のプログラマブルスイッチＳ
Ｗで区切られた構造を有する複数の信号線とからなる。
入出力パス２０２の外側には、１６×４＝６４個の入出
力パッド２０３が設けられている。

【００８７】２本の固定的な論理信号レベルとされた信
号線は、入出力パッド２０３の信号の伝達方向が一定で
ある場合、入出力パッド２０３の信号伝達の方向を制御
する信号線に接続される。プログラマブルスイッチＳＷ
で区切られた構造を有する信号線は、入出力パッド２０
３が論理セル１からの信号を入力するための、又は、論
理セル１が入出力パッド２０３からの信号を入力するた
めの信号線である。入出力パッド２０３の信号の伝達方
向を決定するための信号線は、２本の固定的な論理信号
レベルとされた信号線及び複数のプログラマブルスイッ
チＳＷで区切られた構造を有する複数の信号線に、プロ
グラマブルスイッチＳＷを介して接続されている。入出
力パッド２０３のそれ以外の信号線は、複数のプログラ
マブルスイッチＳＷで区切られた構造を有する複数の信
号線に、プログラマブルスイッチＳＷを介して接続され
ている。

【００８８】つまり、各論理セル１は、ある機能をハー
ドウェアで実現する場合の最小単位の部分ハードウェア
である。従って、全ての論理回路は、論理セル１の組み
合せで実現可能である。論理セル１は、大別すると次の
３つの機能を有する。 １）プログラムすることで、論理回路の設計を行う際に
頻繁に用いられる種々のフリップフロップ等の順序論理
回路や、組み合せ論理回路を実現する。 ２）入出力パス２０２へ信号を出力する。 ３）入出力パス２０２からの信号を入力する。

【００８９】又、入出力パス２０２は、論理セル１と入
出力パッド２０３との間で信号の授受を行うための信号
線の集まりである。プログラマブル論理回路の外部から
入出力パッド２０３を介して入力された信号及び論理セ
ル１がプログラマブル論理回路の外部へ出力する信号の
全ては、この入出力パス２０２を通る。本実施例では、
入出力パス２０２は、任意の本数の通常の信号線と、任
意の本数の複数のプログラマブルスイッチＳＷで区切ら
れた構造を有する信号線とで構成されている。入出力パ
ス２０２は、大別すると次の４つの機能を有する。 １）入出力パッド２０３からの信号を入力する。 ２）入出力パッド２０３へ信号を出力する。 ３）論理セル１からの信号を入力する。 ４）論理セル１へ信号を出力する。

【００９０】更に、入出力パッド２０３は、論理回路の
全ての入力動作及び出力動作を行う部分ハードウェアで
ある。入出力パッド２０３は、大別すると次の３つの機
能を有する。 １）プログラマブル論理回路の外部からの信号を入出力
パス２０２へ出力する。 ２）論理セル１が入出力パス２０２へ出力した信号をプ
ログラマブル論理回路の外部へ出力する。 ３）上記１）及び２）の動作を同時に行う。ただし、こ
の場合は、信号の伝達方向は論理セル１が入出力パス２
０２へ出力した信号で制御する。

【００９１】尚、上記１）又は２）の場合、信号の伝達
方向は一定であるので、入出力パッド２０３の方向制御
用端子の論理信号レベルは「１」又は「０」の値を保持
する信号線に接続される。

【００９２】図３４は、論理セル１とセル間パス２０４
との接続を示す。各論理セル１は、同図中（ａ）に一部
拡大して示すように、縦方向に延在するセル間パス２０
４と、横方向に延在するセル間パス２０４とに接続され
ている。論理セル１は、縦方向に延在するセル間パス２
０４を構成する信号線とは、ノード（信号サンプル点）
ａ，ｄ，ｅ，ｈで接続され、横方向に延在するセル間パ
ス２０４を構成する信号線とは、ノードｂ，ｃ，ｆ，ｇ
で接続されている。又、ノードａ，ｈ間、ノードｂ，ｃ
間、ノードｄ，ｅ間、及びノードｆ，ｇ間には、プログ
ラマブルスイッチＳＷが挿入されている。ユーザは、各
スイッチＳＷをプログラムすることで、論理セル１間に
設けられているセル間パス２０４を長距離配線として用
いるか、或は短距離配線として用いるかを決定する。つ
まり、各スイッチＳＷの両側には論理セル１に対する全
ての信号の入出力を行うノードが設けられ、論理セル１
は図３４（ｂ）の斜視図に示すように縦方向と横方向に
延在するセル間パス２０４の交差部上に設けられる。

【００９３】図３５は、上記論理セル１とセル間パス２
０４との接続を、スイッチＳＷを含めて示す回路図であ
る。同図に示す如く、縦方向に延在するセル間パス２０
４を構成する各信号線は、横方向に延在するセル間パス
２０４を構成する対応する信号線とプログラマブルスイ
ッチＳＷを介して接続されている。従って、縦方向に延
在するセル間パス２０４を構成する信号線と、横方向に
延在するセル間パス２０４を構成する信号線とを接続す
ることも可能である。

【００９４】図３６は、入出力パッド２０３の一実施例
を示す。同図中、端子２０３Ａ，２０３Ｂ，２０３Ｃ
と、バッファ２０３Ｅ，２０３Ｆとからなる。端子２０
３Ａは、プログラマブル論理回路の入出力端子に接続さ
れている。プログラマブル論理回路と外部との全ての信
号の入出力は、この端子２０３Ａを介して行われる。バ
ッファ２０３Ｅの出力は端子２０３Ａに接続され、バッ
ファ２０３Ｅの入力は端子２０３Ｂに接続されている。
他方、バッファ２０３Ｆの入力は端子２０３Ａに接続さ
れ、バッファ２０３Ｆの出力は端子２０３Ｄに接続され
ている。端子２０３Ｂには、論理セル１からプログラマ
ブル論理回路の外部へ出力するべき信号が入力される。
又、端子２０３Ｄには、プログラマブル論理回路の外部
から論理セル１へ入力するべき信号が出力される。入出
力パッド２０３の方向制御用端子２０３Ｃには、入出力
パッド２０３の信号伝達方向を決定する制御信号が印加
される。この制御信号は、バッファ２０３Ｅにはそのま
ま供給され、バッファ２０３Ｆには反転されてから供給
されるので、バッファ２０３Ｅ，２０３Ｆのうち一方が
オンのときは他方は必ずオフである。

【００９５】次に、入出力パッド２０３と論理セル１と
を接続する入出力パス２０２の実施例を、図３７〜図３
９と共に説明する。

【００９６】図３７に示す実施例では、入出力パス２０
２を構成する信号線がループ状に設けられており、複数
のプログラマブルスイッチＳＷが挿入されている。入出
力パッド２０３の端子２０３Ｂ，２０３Ｃ，２０３Ｄ
は、ノードＡ，Ｂ，．．．のうち任意のノードに接続さ
れている。これにより、例えばノードＡとノードＨとの
間の通信時間を短縮することができる。

【００９７】図３８に示す実施例では、入出力パス２０
２を構成する１本の信号線に複数のプログラマブルスイ
ッチＳＷが挿入されている。又、ノードＢとノードＦと
の間にもプログラマブルスイッチＳＷが挿入されてい
る。入出力パッド２０３の端子２０３Ｂ，２０３Ｃ，２
０３Ｄは、ノードＡ，Ｂ，．．．のうち任意のノードに
接続されている。これにより、例えばノードＢとノード
Ｆとの間の通信時間を短縮することができる。

【００９８】図３９に示す実施例では、入出力パス２０
２を構成する１本の信号線に複数のプログラマブルスイ
ッチＳＷが挿入されている。又、ノードＢとノードＦと
の間に固定配線が設けられている。入出力パッド２０３
の端子２０３Ｂ，２０３Ｃ，２０３Ｄは、ノードＡ，
Ｂ，．．．のうち任意のノードに接続されている。これ
により、例えばノードＢとノードＦとの間の通信時間を
短縮することができる。

【００９９】次に、図３７に示す入出力パス２０２によ
る入出力パッド２０３と論理セル１との接続の第１実施
例の要部を図４０に示す。同図中、入出力パス２０２と
入出力パッド２０３及び論理セル１を接続するプログラ
マブルスイッチＳＷは「丸印」で示し、入出力パス２０
２中のプログラマブルスイッチＳＷはスイッチ素子の記
号で示す。この実施例では、４つの入出力パッド２０３
及び２つの論理セル１が入出力パス２０２中に設けられ
た一対のスイッチＳＷ間に接続されている。

【０１００】図４１は、図３７に示す入出力パス２０２
による入出力パッド２０３と論理セル１との接続の第２
実施例の要部を示す。同図中、入出力パス２０２と入出
力パッド２０３及び論理セル１を接続するプログラマブ
ルスイッチＳＷは「丸印」で示し、入出力パス２０２中
のプログラマブルスイッチＳＷはスイッチ素子の記号で
示す。この実施例では、２つの入出力パッド２０３及び
２つの論理セル１が入出力パス２０２中に設けられた一
対のスイッチＳＷ間に接続されている。

【０１０１】図４２は、図３７に示す入出力パス２０２
による入出力パッド２０３と論理セル１との接続の第３
実施例の要部を示す。同図中、入出力パス２０２と入出
力パッド２０３及び論理セル１を接続するプログラマブ
ルスイッチＳＷは「丸印」で示し、入出力パス２０２中
のプログラマブルスイッチＳＷはスイッチ素子の記号で
示す。この実施例では、２つの入出力パッド２０３及び
４つの論理セル１が入出力パス２０２中に設けられた一
対のスイッチＳＷ間に接続されている。

【０１０２】次に、セル間パス２０４の各実施例を図４
３〜図４５と共に説明する。尚、説明の便宜上、論理セ
ル１のサブブロック１１図６に示す如き構成を有し４入
力−１出力であるものとする。

【０１０３】図４３に示す実施例では、セル間パス２０
４を構成する相互配線ｌ１〜ｌ８とｌ１’〜ｌ８’とが
櫛歯状にプログマブルスイッチＳＷを介して接続されて
いる。又、一例として３本の信号線ｉ１，ｉ２，ｊ１か
らなる内部バス２１０は、プログラマブルスイッチＳＷ
を介して論理セル１のサブブロック１１に接続されてい
る。具体的には、サブブロック１１の各入力がスイッチ
ＳＷを介して内部バス２１０の信号線ｉ１，ｉ２の少な
くとも一方に接続されている。更に、サブブロック１１
の出力が固定的に内部パス２１０の信号線ｊ１に接続さ
れており、信号線ｊ１はスイッチＳＷを介してセル間パ
ス２０４の各相互配線ｌ１〜ｌ８，ｌ１’〜ｌ８’と接
続されている。本実施例では、４４個（＝８＋８＋１６
＋８＋４）のスイッチＳＷが設けられており、サブブロ
ック１１の各入力および出力がセル間パス２０４の相互
配線ｌ１〜ｌ８，ｌ１’〜ｌ８’のうち任意の相互配線
に接続可能である。つまり、本実施例では、内部バス２
１０の本数をＬ、論理セル１のサブブロック１１内での
和積表現の和の項の数又は積の項の数をＴ、サブブロッ
ク１１の出力数をｍとすると、以下の関係が成立する。

【０１０４】Ｌ≧Ｔ＋ｍ 図４３では、サブブロック１１内に２個のオア回路１１
ｅ，１１ｆが設けられているので、和の項の数は２であ
り、上記関係はＬ≧２＋１＝３となる。

【０１０５】図４４に示す実施例では、セル間パス２０
４を構成する相互配線ｌ１〜ｌ８とｌ１’〜ｌ８’とが
櫛歯状にプログマブルスイッチＳＷを介して接続されて
いる。又、内部バス２１０は設けず、サブブロック１１
の出力が１本の信号線とプログラマブルスイッチＳＷと
を介して論理セル１のサブブロック１１に接続されてい
る。具体的には、サブブロック１１の各入力がスイッチ
ＳＷを介してセル間パス２０４の相互配線ｌ１〜ｌ８，
ｌ１’〜ｌ８’の少なくとも１本に接続されている。更
に、サブブロック１１の出力がスイッチＳＷを介して各
相互配線ｌ１〜ｌ８，ｌ１’〜ｌ８’に接続されてい
る。本実施例では、４０個（＝（４＋４＋４＋４）＋１
６＋８）のスイッチＳＷが設けられており、サブブロッ
ク１１の各入力および出力がセル間パス２０４の相互配
線ｌ１〜ｌ８，ｌ１’〜ｌ８’のうち任意の相互配線に
接続可能である。

【０１０６】図４５は、図４４に示すサブブロック１１
の各入力と各相互配線ｌ１〜ｌ８，ｌ１’〜ｌ８’との
接続を示す斜視図である。サブブロック１１の各入力
は、ノードＰ１〜Ｐ８，Ｐ１’〜Ｐ８’で相互配線ｌ１
〜ｌ８，ｌ１’〜ｌ８’と接続する。

【０１０７】ところで、所謂バス配線方式で論理セル１
のサブブロック１１とセル間パス２１０４の相互配線ｌ
１〜ｌ８，ｌ１’〜ｌ８’とを接続すると、図４６に示
す如くプログラマブルスイッチＳＷをサブブロック１１
の各入力及び各相互配線ｌ１〜ｌ８，ｌ１’〜ｌ８’に
対して設けなければならない。このため、図４６の例で
は、４８個（＝８×５＋８）のスイッチＳＷを必要とす
る。しかし、相互配線ｌ１’〜ｌ８’への接続は、特定
のスイッチＳＷ１〜ＳＷ８を介さないと行えない。

【０１０８】これに対して、図４３及び図４４の実施例
では、より自由に相互配線ｌ１〜ｌ８，ｌ１’〜ｌ８’
への接続をスイッチＳＷを介して行うことが可能であ
る。又、必要となるスイッチＳＷの数も図４６の場合と
比べると減少できるので、論理セル１の相互接続のため
の配線（及びスイッチＳＷ）の占める面積を減少させる
ことができる。尚、図４３の実施例では、内部バス２１
０の使用により論理セル１のサブブロック１１への入力
を限定することになるが、図４４の実施例ではこの問題
も生じない。特に、図４４の実施例では、論理セル１の
端子間の接続の際に通過するスイッチＳＷの数を図４６
の場合に比べて減少できるので、信号の遅延も小さくす
ることが可能である。

【０１０９】ところで、上記各実施例では、プログラマ
ブル論理回路が複数の論理セルからなるものとして説明
したが、必ずしも全ての論理セルを上記構成とする必要
はない。つまり、プログラマブル論理回路で実現しよう
とする機能が予めわかっている場合は、上記構成の論理
セルに加えて従来の組み合せ論理セル及び／又は順序論
理セルを所定数設けても良い。この場合、予め使用され
るだろう組み合せ論理セル及び／又は順序論理セルの数
がわかっているので、論理セルの使用効率が低下するこ
とはない。

【０１１０】以上、本発明を実施例により説明したが、
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で数々の変形及び改良が可能であることは
言うまでもない。

【０１１１】

【発明の効果】本発明によれば、複数の論理セルを有す
るプログラマブル論理回路において、少なくとも特定の
論理セルは、それ自体では所定の組み合せ論理機能を持
ち、論理セルの入力と出力との間のパスを接続可能なス
イッチ回路を備えているので、前記スイッチ回路のオン
／オフ状態をプログラムすることにより任意の組み合せ
論理機能及び順序論理機能を実現でき、プログラマブル
論理回路を構成する論理セルの利用効率を、実現する論
理回路の構成に拘らず向上することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】プログラマブル論理回路の第１実施例の要部で
ある論理セルの構成を示すブロック図である。

【図３】論理セルの内部構成の第１実施例を示す回路図
である。

【図４】論理セルの内部構成の第２実施例を示す回路図
である。

【図５】論理セルの内部構成の第３実施例を示す回路図
である。

【図６】論理セルの内部構成の第４実施例を示す回路図
である。

【図７】論理セルの内部構成の第５実施例を示す回路図
である。

【図８】論理セルの内部構成の第６実施例を示す回路図
である。

【図９】論理セルの内部構成の第７実施例を示す回路図
である。

【図１０】論理セルの内部構成の第８実施例を示す回路
図である。

【図１１】論理セルにより実現し得る順序論理回路を示
す回路図である。

【図１２】スイッチ回路のプログラマブルスイッチと入
出力パスの信号線との接続を説明する図である。

【図１３】反転回路の一実施例を示す回路図である。

【図１４】セル間パスとスイッチ回路との接続の一実施
例を示す図である。

【図１５】サブブロックを複数用いて順序論理回路を構
成し得るプログラマブル論理回路の第２実施例を示す回
路図である。

【図１６】サブブロックを複数用いて順序論理回路を構
成し得るプログラマブル論理回路の第３実施例を示す回
路図である。

【図１７】サブブロックを複数用いて順序論理回路を構
成し得るプログラマブル論理回路の第４実施例を示す回
路図である。

【図１８】プログラマブル論理回路の第５実施例を示す
ブロック図である。

【図１９】プログラマブル論理回路の第５実施例の要部
である論理セルの構成を示す回路図である。

【図２０】セレクタの一実施例を示す回路図である。

【図２１】選択的反転回路の一実施例を示す回路図であ
る。

【図２２】サブブロックを複数用いて順序論理回路を構
成し得るプログラマブル論理回路の第６実施例を示す回
路図である。

【図２３】サブブロックを複数用いて順序論理回路を構
成し得るプログラマブル論理回路の第７実施例を示す回
路図である。

【図２４】プログラマブルスイッチの第１の制御方法を
説明する図である。

【図２５】プログラマブルスイッチの第２の制御方法を
説明する図である。

【図２６】プログラマブルスイッチの第３の制御方法を
説明する図である。

【図２７】プログラマブルスイッチの第４の制御方法を
説明する図である。

【図２８】メモリがプログラマブル論理回路の外部に設
けられている場合を示す平面図である。

【図２９】メモリがプログラマブル論理回路の内部に設
けられている場合を示す平面図である。

【図３０】メモリがプログラマブル論理回路の内部に設
けられている場合を示す平面図である。

【図３１】プログラマブルスイッチのオン／オフ状態の
決定を説明する図である。

【図３２】プログラマブルスイッチのオン／オフ状態の
決定処理を説明するフローチャートである。

【図３３】プログラマブル論理回路の第８実施例を示す
平面図である。

【図３４】論理セルとセル間パスとの接続を説明する図
である。

【図３５】論理セルとセル間パスとの接続をプログラマ
ブルスイッチを含めて示す回路図である。

【図３６】入出力パッドの一実施例を示す図である。

【図３７】入出力パスの実施例を示す図である。

【図３８】入出力パスの実施例を示す図である。

【図３９】入出力パスの実施例を示す図である。

【図４０】入出力パスによる入出力パッドと論理セルと
の接続の第１実施例の要部を示す図である。

【図４１】入出力パスによる入出力パッドと論理セルと
の接続の第２実施例の要部を示す図である。

【図４２】入出力パスによる入出力パッドと論理セルと
の接続の第３実施例の要部を示す図である。

【図４３】セル間パスの一実施例を説明する図である。

【図４４】セル間パスの他の実施例を説明する図であ
る。

【図４５】図４４における論理セルのサブブロックの各
入力とセル間パスの各相互配線との接続を示す斜視図で
ある。

【図４６】バス配線方式による論理セルのサブブロック
とセル間パスの相互配線との接続を説明する図である。

【図４７】従来の論理セルの一例を示すブロック図であ
る。

【符号の説明】

１，３１ 論理セル ２ 部分回路 ３ スイッチ回路 Ｂ 入出力パス Ｃ１，Ｃ２ 基本論理回路 Ｃ３〜Ｃ６ 反転回路 Ｃ７ スイッチ回路 ＳＷ プログラマブルスイッチ １１，１２ サブブロック Ｃ１１，Ｃ１２ 基本論理回路 Ｃ２１，Ｃ２２ 基本論理回路 ８１ メモリ ８２ デコーダ ８５ プログラマブル論理回路 ８６ メモリチップ ２０１ セル領域 ２０２ 入出力パス ２０３ 入出力パッド ２０４ セル間パス ２１０ 内部バス

Claims (29)

(57)【特許請求の範囲】
1. 【請求項１】 複数の論理セルを有するプログラマブル
   論理回路において、少なくとも特定の論理セルは、アンド−オア回路、アンド−ノア回路、オア−アンド回
   路、オア−ナンド回路、ナンド−アンド回路、ナンド−
   ナンド回路、ノア−オア回路及びノア−ノア回路のうち
   少なくとも１種類の回路を用いて構成される基本論理回
   路を含むと共に、所定の組み合せ論理機能を持つサブブ
   ロックと、 該 サブブロックの入力と出力との間のパスを接続可能な
   スイッチ回路とを備え、 該スイッチ回路のオン／オフ状態をプログラムすること
   により任意の組み合せ論理機能及び順序論理機能を実現
   するプログラマブル論理回路。
2. 【請求項２】 前記論理セルへの信号の入力及び該論理
   セルからの信号の出力を行う複数の信号線からなる入出
   力パスを更に備え、前記スイッチ回路は該サブブロック
   の任意の入力及び出力を該入出力パスと接続可能なプロ
   グラマブルスイッチを含む請求項１のプログラマブル論
   理回路。
3. 【請求項３】 前記スイッチ回路のプログラマブルスイ
   ッチは、フューズ又はアンチフューズからなる請求項２
   のプログラマブル論理回路。
4. 【請求項４】 前記スイッチ回路のプログラマブルスイ
   ッチは、そのオン／オフ状態が、第１の制御信号により
   可変に設定されるスイッチ素子からなる請求項２のプロ
   グラマブル論理回路。
5. 【請求項５】 前記第１の制御信号を生成する手段を更
   に備えた請求項４のプログラマブル論理回路。
6. 【請求項６】 前記手段は、前記第１の制御信号を格納
   するメモリを含む請求項５のプログラマブル論理回路。
7. 【請求項７】 前記手段は、制御情報を格納するメモリ
   と、該メモリ内の制御情報に基づいて前記第１の制御信
   号を生成するデコーダとを含む請求項５のプログラマブ
   ル論理回路。
8. 【請求項８】 前記スイッチ回路を構成するのに必要な
   プログラマブルスイッチの数をＮ、全てのプログラマブ
   ルスイッチのオン／オフ状態を制御するのに必要なメモ
   リのビット数をＭ、演算ｆｌｏｏｒ（Ｆ（ｘ））を、値
   Ｆ（ｘ）を下まわらない、最小の整数値を返す演算であ
   る、と定義したとき、Ｍ≧ｆｌｏｏｒ（ｌｏｇ₂ Ｎ）が
   常に成立する請求項７のプログラマブル論理回路。
9. 【請求項９】 前記サブブロックは、各々前記基本論理
   回路の入力信号及び出力信号のうち任意の信号の論理を
   第２の制御信号に基づいて反転可能な反転回路を更に含
   む請求項１〜８のうちいずれか１項のプログラマブル論
   理回路。
10. 【請求項１０】 前記スイッチ回路は、前記サブブロッ
    クの入力と出力との間のパスを接続して帰還路を形成す
    ることによりフリップフロップの機能を実現する請求項
    １〜９のうちずれか１項のプログラマブル論理回路。
11. 【請求項１１】 前記フリップフロップの機能は、Ｓ−
    Ｒフリップフロップ、ＲＳ−ＣＫフリップフロップ、Ｄ
    フリップフロップ、Ｊ−Ｋフリップフロップのうち少な
    くとも１種類のフリップフロップの機能である請求項１
    ０のプログラマブル論理回路。
12. 【請求項１２】 前記スイッチ回路は、前記サブブロッ
    クの入力と出力との間のパスを非接続として帰還路を形
    成しないことにより、組み合せ論理回路の機能を実現す
    る請求項１〜９のうちいずれか１項のプログラマブル論
    理回路。
13. 【請求項１３】 前記組み合せ論理回路の機能は、アン
    ド回路、ナンド回路、オア回路、ノア回路、エクスクル
    ーシブオア回路、エクスクルーシブノア回路及びハーフ
    アダーのうち少なくとも１種類の回路の機能である請求
    項１２のプログラマブル論理回路。
14. 【請求項１４】 前記論理セルを互いに接続する信号線
    からなるセル間パスを更に備え、該セル間パスの信号線
    には複数のプログラマブルスイッチが挿入されており、
    該プログラマブルスイッチのオン／オフ状態により該論
    理セル間の接続が決定される請求項１〜１３のうちいず
    れか１項のプログラマブル論理回路。
15. 【請求項１５】 前記論理セルに対する信号の入力及び
    出力を行う入出力パッドと、 前記セル間パスと該入出力パッドとを接続可能な入出力
    パスとを更に備え、 該入出力パッドと該入出力パスとの間の接続はプログラ
    マブルスイッチを介して行う請求項１４のプログラマブ
    ル論理回路。
16. 【請求項１６】 前記入出力パスは、複数のプログラマ
    ブルスイッチが挿入されたループ状の信号線を含む請求
    項１５のプログラマブル論理回路。
17. 【請求項１７】 前記入出力パスは、複数のプログラマ
    ブルスイッチが挿入された第１の信号線と、隣合うプロ
    グラマブルスイッチ間のノードのうち所定の２つのノー
    ドを接続する第２の信号線とを含む請求項１５のプログ
    ラマブル論理回路。
18. 【請求項１８】 前記第２の信号線にプログラマブルス
    イッチが挿入されている請求項１７のプログラマブル論
    理回路。
19. 【請求項１９】 前記論理セルはプログラマブル論理回
    路のセル領域内にマトリクス状に配列され、 前記セル間パスは該論理セルの配列に沿って縦横方向に
    延在し、 前記入出力パッドは最外周部の論理セルの外側に設けら
    れ、 前記入出力パスは最外周部の論理セルと該入出力パッド
    との間に配置されている請求項１５〜１８のうちいずれ
    か１項のプログラマブル論理回路。
20. 【請求項２０】 前記セル間パスは、プログラマブルス
    イッチを介して櫛歯状に接続された第１の相互配線と第
    ２の相互配線とからなり、 前記論理セルは該セル間パスと内部バスを介して接続さ
    れており、 該内部バスは、各々第１の相互配線及び第２の相互配線
    のうち少なくとも一方と該論理セルの入力とにプログラ
    マブルスイッチを介して接続されている入力信号線と、
    該論理セルの出力と固定的に接続されると共に第１の相
    互配線及び第２の相互配線の両方にプログラマブルスイ
    ッチを介して接続されている出力信号線とからなる請求
    項１５のプログラマブル論理回路。
21. 【請求項２１】 前記内部バスの本数をＬ、前記論理セ
    ル内での和積表現の和の項の数又は積の項の数をＴ、該
    論理セルの出力数をｍとすると、Ｌ≧Ｔ＋ｍなる関係が
    成立する請求項２０のプログラマブル論理回路。
22. 【請求項２２】 前記セル間パスは、プログラマブルス
    イッチを介して櫛歯状に接続された第１の相互配線と第
    ２の相互配線とからなり、 前記論理セルの出力は該セル間パスと信号線を介して接
    続されており、該信 号線は第１の相互配線及び第２の相互配線の両方に
    プログラマブルスイッチ介して接続され、 該論理セルの各入力は該第１の相互配線及び該第２の相
    互配線のうち少なくとも一方にプログラマブルスイッチ
    を介して接続されている請求項１５のプログラマブル論
    理回路。
23. 【請求項２３】 複数の論理セルを有するプログラマブ
    ル論理回路において、 少なくとも特定の論理セルは、アンド−オア回路、アンド−ノア回路、オア−アンド回
    路、オア−ナンド回路、ナンド−アンド回路、ナンド−
    ナンド回路、ノア−オア回路及びノア−ノア回路のうち
    少なくとも１種類の回路を用いて構成される基本論理回
    路を含むと共に所定の組み合せ論理機能を有し、 該論理セルの入力と出力との間のパスを接続可能なスイ
    ッチ回路を備え、 該スイッチ回路のオン／オフ状態をプログラムすること
    により任意の組み合せ論理機能及び順序論理機能を実現
    するプログラマブル論理回路。
24. 【請求項２４】 少なくとも前記特定の論理セルに対し
    て設けられ、前記論理セルに対して入出力を行う複数の
    信号線よりなる入出力パスをさらに備え、 前記スイッチ回路は、前記論理セルの入力および出力を
    前記入出力パスの任意の信号線に接続可能なプログラマ
    ブルスイッチをさらに備える請求項２３記載のプログラ
    マブル論理回路。
25. 【請求項２５】 前記スイッチ回路のプログラマブルス
    イッチは、フューズまたはアンチフューズである、請求
    項２４記載のプログラマブル論理回路。
26. 【請求項２６】 前記スイッチ回路のプログラマブルス
    イッチは、そのオン／オフ状態が、制御信号によって可
    変に設定されるスイッチ素子である、請求項２４記載の
    プログラマブル論理回路。
27. 【請求項２７】 前記制御信号の生成手段をさらに備え
    た、請求項２６記載のプログラマブル論理回路。
28. 【請求項２８】 前記制御信号の生成手段は、前記制御
    信号を格納したメモリに備えた、請求項２７記載のプロ
    グラマブル論理回路。
29. 【請求項２９】 前記制御信号の生成手段は、前記制御
    情報を格納したメモリと、その制御情報をデコードして
    前記制御信号を生成するデコーダとを備えた、請求項２
    ７記載のプログラマブル論理回路。