KR950034730A - 반도체 메모리 장치에서의 캐패시터 제조 방법 - Google Patents

Abstract

반도체 메모리 장치의 캐패시터 제조 방법에 있어서, (가)반도체 기판(10)상에 절연층(11)을 형성하고, 상기 절연층(11)에 콘택 홀을 형성한 후, 상기 콘택 홀에 제1 폴리실리콘층(12)을 형성하는 단계와, (나)상기 제1폴리시리콘층위에 제1 산화막층(13)을 형성하고 이 제1 산화막층(13)을 콘택 홀의 주위에만 패턴이 형성되도록 부분적으로 사진 식각하는 단계와, (다)표면에 제2 폴리실리콘층(14)을 형성하는 단계와, (라)상기 제2폴리실리콘층(14)상에 제2 산화막층(15)을 형성한 후, 제2 산화막층(15)를 건식식각으로 에치백하여 산화막 측벽(16)을 형성하는 단계와, (마) 상기 산화막 측벽(16)과 제2 폴리실리콘층(14)위 상부 표면에 제3폴리실리콘층(17)을 피복한 후 상기 제3폴리실리콘층(17)을 건식식각으로 에치백하여 캐패시터 노드전극을 분리시키고 상기 산화막 측벽(16)을 표면에 노출되게하는 단계와, (바) 상기 노출된 산화막 측벽(16)을 습식식각하여 제거함으로서 실리더 형태의 전극안에 핀 형상의 노드 전극 패터(18)을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 메모리 장치에서으 캐패시터 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 반도체 메모리 장치에서의 복합 구조 캐패시터 제조 공정도.

Claims (3)

1. 반도체 메모리 장치의 캐패시터 제조 방법에 있어서, (가)반도체 기판(10)상에 절연층(11)을 형성하고, 상기 절연층(11)에 콘택 홀을 형성한 후, 상기 콘택 홀에 제1폴리실리콘층(12)을 형성하는 단계와, (나)상기 제1 폴리실리콘층위에 제1 산화막층(13)을 형성하고 이 제1 산화막층(13)을 콘택 홀의 주위에 만 패턴이 형성되도록 부분적으로 사진식각하는 단계와, (다) 표면에 제2폴리실리콘층(14)을 형성하는 단계와, (라) 상기 제2폴리실리콘층(14)상에 제2 산화막층(15)을 형성한 후, 제2 산화막층(15)을 건식식각으로 에치백하여 산화막측벽(16)을 형성하는 단계와, (마) 상기 산화막 측벽(16)과 제2 폴리실리콘층(14)위 상부 표면에 제3 폴리실리콘층(17)을 피복한 후 상기 제3 폴리시리콘층(17)을 건식식각으로 에치백하여 캐패시터 노드전극을 분리시키고 상기 산화막 측벽(16)을 표면에 노출되게 하는 단계와, (바) 상기 노출된 산화막 측벽(16)을 습식 식각하여 제거함으로서 실리더 형태의 전극안에 핀 형상의 노드 전극 패턴(18)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 (나)단계와 (다)단계를 반복하여 적어도 1개 이상의 핀 형태의 노드 패턴을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
3. 제2항에 있어서, 상기 (나)단계에서 처음의 제1 산화막층(13)식각할 때는 제1 산화막층을 콘택홀위에는 콘택홀 보다 더 넓게 식각하고, 두번째의 제1 산화막층을 식각할 때는 콘택홀 크기로 식각하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.