KR950026030A - 박막 트랜지스터 액정표시소자 및 그 제조방법 - Google Patents

박막 트랜지스터 액정표시소자 및 그 제조방법 Download PDF

Info

Publication number
KR950026030A
KR950026030A KR1019940002209A KR19940002209A KR950026030A KR 950026030 A KR950026030 A KR 950026030A KR 1019940002209 A KR1019940002209 A KR 1019940002209A KR 19940002209 A KR19940002209 A KR 19940002209A KR 950026030 A KR950026030 A KR 950026030A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
self
forming
distance
Prior art date
Application number
KR1019940002209A
Other languages
English (en)
Other versions
KR0139371B1 (ko
Inventor
송준호
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940002209A priority Critical patent/KR0139371B1/ko
Publication of KR950026030A publication Critical patent/KR950026030A/ko
Application granted granted Critical
Publication of KR0139371B1 publication Critical patent/KR0139371B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 박막 트랜지스터 액정표시소자 및 그 제조방법에 관한 것으로서, 에치스토퍼와 반도체층을 게이트 전극에 자기정렬하고 콘택층을 소스 전극 및 드레인 전극에 정열시키는 단순한 공정 순서와 설계의 변화만으로써 기생용량과 광누설전류를 줄일 수 있는 효과를 제공하는 장치 및 그 방법에 관한 것이다.

Description

박막 트랜지스터 액정표시소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도의 (가) 및 (나)는 또다른 종래 기술에서 제시하고 있는 공정에 의한 박막 트랜지스터의 단면도 및 평면도,
제4도의 (가)내지 (사)는 본 발명의 일실시예에 따른 박막 트랜지스터 액정표시소자의 제조방법을 공정순서에 따라 도시한 단면도,
제5도는 본 발명의 또다른 실시예에 따른 박막 트랜지스터 액정표시소자의 단면도이다.

Claims (24)

  1. 투명한 기판 위에 형성되고 전도성 물질로 이루어진 게이트 전극과, 상기 게이트 전극을 덮으며 상기 기판상에 절연물질이 적층되어 형성된 게이트 절연층과, 상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 게이트 절연층 상에 반도체가 적층되어 형성된 자기정렬 반도체층과, 상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 자기정렬 반도체층 상에 절연물질이 적층되어 형성된 에치스토피와, 상기 에치스토피의 상부 표면의 양단부의 일부로부터 상기 게이트 절연층의 일정 영역에 이르는 거리에 의성반도체가 적층되어 형성된 콘택층과, 상기한 콘택층의 상부에 상기 콘택층과 동일한 형태로 전도성 물질이 적층되어 형성된 소스 전극 및 드레인 전극과, 상기 드레인 전극의 일부를 덮고 상기 콘택층과 접촉하며 상기 게이트 절연층 상에 형성된 화소 전극으로 이루어짐을 특징으로 하는 박막 트랜지스터 액정표시소자.
  2. 제1항에 있어서, 상기 자기정렬 반도체층은 비정질 규소로 이루어지고, 상기 콘택층은 n+형 비정질 규소로 이루어져 있음을 특징으로 하는 박막 트랜지스터 액정표시소자.
  3. 제1항 또는 제2항에 있어서, 상기 자기정렬 반도체층 양단 간의 거리가 상기 에치스토피 양단 간의 거리보다 큼을 특징으로 하는 박막 트랜지스터 액정표시소자.
  4. 투명한 기판 위에 형성되고 전도성 물질로 이루어진 게이트 전극과, 상기 게이트 전극을 덮으며 상기 기판상에 절연물질이 적층되어 형성된 게이트 절연층과, 상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 게이트 절연층 상에 반도체가 적층되어 형성된 자기정렬 반도체층과, 상기 게이트 전극에 자기정렬되어 있고 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 작으며, 상기 자기정렬 반도체층 상에 절연물질이 적층되어 형성된 에치스토퍼와, 상기 게이트 절연층 상에 전도성 물질이 적층되어 형성된 화소 전극과, 상기 에치스토퍼의 상부 표면의 양단부의 일부로부터 화소 전극의 일부에 이르는 거리에 외성반도체가 적층되어 형성된 콘택층과, 상기한 콘택층의 상부에 상기 콘택층과 동일한 형태로 전도성 물질이 적층되어 형성된 소스 전극 및 드레인 전극으로 이루어짐을 특징으로 하는 박막 트랜지스터 액정표시소자.
  5. 제4항에 있어서, 상기 자기정렬 반도체층은 비정질 규소로 이루어지고, 상기 콘택층은 n+형 비정질 규소로 이루어져 있음을 특징으로 하는 박막 트랜지스터 액정표시소자.
  6. 제4항 또는 제5항에 있어서, 상기 자기정렬 반도체층 양단 간의 거리가 상기 에치스토피 양단 간의 거리보다 큼을 특징으로 하는 박막 트랜지스터 액정표시소자.
  7. 투명한 기판 상에 전도성 물질을 적층하여 게이트 전극을 형성하는 공정과, 상기한 기판 상에 상기 게이트 전극을 덮도록 절연물질을 적층하여 게이트 절연층을 형성하는 공정과, 상기한 게이트 절연층 상에 반도체를 적층하여 반도체층을 형성하는 공정과, 상기한 반도체층 상에 절연물질을 적층하여 제2절연층을 형성하는 공정과, 상기한 제2절연층 및 반도체층을 부분적으로 노광하고 식각하여 상기 게이트 전극에 자기정렬되며 그 양단 간의 거리가 상기 게이트 전극 양단 간의 거리보다 짧은 에치스토피 및 자기정렬 반도체층을 형성하는 공정과, 상기 에치스토피와 상기 자기정렬 반도체층을 덮도록, 상기한 게이트 절연층 상에 외성 반도체를 적층하여 외성 반도체층을 형성하는 공정과, 상기한 외성 반도체층 상에 전도성 물질을 적층하여 금속층을 형성하는 공정과, 상기 에치스토퍼의 상부 표면의 일부 또는 전부와 상기 게이트 절연층의 상부 표면의 일부가 노출되도록, 상기한 금속 층과 외성 반도체층을 동일한 마스크를 사용하여 식각하여 소스 전극 및 드레인 전극과 콘택층을 형성하는 공정과, 상기한 게이트 절연층 상에 상기 드레인 전극의 일부를 덮도록 전도성 물질을 적층하여 화소전극을 형성하는 공정으로 이루어짐을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  8. 제7항에 있어서, 상기한 반도체층에 적층되는 반도체는 비정질 규소이고, 상기한 외송 반도체층에 적층되는 외성 반도체는 n+형 비정질 규소임을 특징으로 하는 박막 트랜지스터 액정정표시소자의 제조방법.
  9. 제7항 또는 제8항에 있어서, 상기한 자기정렬 반도체층의 양단 간의 거리가 상단 에치스토퍼 양단 간의 거리보다 길도록 형성함을 특징으로 하는 박막 트랜지스터 액정표시소자.
  10. 제7항에 있어서, 상기한 에치스토퍼 및 자기정렬 반도체층을 형성하는 공정이 다음과 같은 공정으로 이루어짐을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
    (가) 상기한 제2절연층 상에 포토레지스트를 적층하는 공정과, (나) 원한 에치스토퍼의 길이에 따라 기판을 적정 시간 동안 배면노광하여 상기한 포토레지스트를 감광하는 공정과, (다) 상기한 포토레지스트를 현상하여 마스크를 형성하는 공정과, (라) 상기 제2절연층을 식각하여 에치스토퍼를 형성하는 공정과, (마) 상기한 반도체층 및 에치스토퍼 상에 포토레지스트를 적층하는 공정과, (바) 원하는 자기정렬 반도체의 길이에 따라 기판을 적정 시간 동안 배면노광하여 상기한 포토레지스트를 감광하는 공정과, (사) 상기한 포토레지스트를 현상하여 마스크를 형성하는 공정과, (아) 상기한 반도체층을 식각하여 자기정렬 반도체층을 형성하는 공정.
  11. 제10항에 있어서, 공정(나)에서 원하는 에치스토퍼의 길이에 따라 적정 마스크를 이용하여 패터닝한 후, 상기한 배면노광을 함을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  12. 제10항 또는 11항에 있어서, 공정 (바)에서 원하는 자기정렬 반도체층의 길이에 따라 적정 마스크를 이용하여 패터닝한 후, 상기한 배면노광을 함을 특징으로 하는 박막 트랜지스터의 액정표시소자의 제조방법.
  13. 제12항에 있어서, 제11항을 인용하는 경우, 상기 적정 마스크는 제11항에서의 적정 마스크와 동일함을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  14. 제7항에 있어서, 상기한 외성 반도체층을 형성하는 공정과 상기한 금속층을 형성하는 공정의 사이에, 디아이 세정을 실시하여 천연 산화물을 생성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  15. 제7항에 있어서, 상기한 외성 반도체층을 형성하는 공정과 상기한 금속층을 형성하는 공정의 사이에, 산소 플라즈마를 이용하여 일정 산화막을 생성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  16. 투명한 기판 상에 전도성 물질을 적층하여 게이트 전극을 형성하는 공정과, 상기한 기판 상에 상기 게이트 전극을 덮도록 절연물질을 적층하여 게이트 절연층을 형성하는 공정과, 상기한 게이트 절연층 상에 반도체를 적층하여 반도체층을 형성하는 공정과, 상기한 반도체층 상에 절연물질을 적층하여 제2절연층을 형성하는 공정과, 상기한 제2절연층 및 반도체층을 부분적으로 노광하고 식각하여, 상기 게이트 전극에 자기정렬되며 그 양단 간의 거리가 상기 게이트 전극의 거리보다 짧은 에치스토퍼 및 자기정렬 반도체층을 형성하는 공정과, 상기 게이트 절연층 상에 전도성 물질을 적층하여화소 전극을 형성하는 공정과, 상기한 에치스토퍼 및 자기정렬 반도체층과 상기 화소 전극을 덮도록, 상기한 게이트 절연층 상에 외성 반도체를 적층하여 외성 반도체를 형성하는 공정과, 상기한 외성 반도체층 상에 전도성 물질을 적층하여 금속층을 형성하는 공정과, 상기 에치스토퍼의 상부 표면의 일부 또는 전부가 노출되고, 상기 화소 전극의 한쪽 끝을 덮도록, 상기한 금속층의 외성 반도체층을 동일한 마스크를 사용하여 식각하여 소스 전극 및 드레인 전극과 콘택층을 형성하는 공정으로 이루어짐을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  17. 제16항에 있어서, 상기한 반도체층에 적층되는 반도체는 비정질 규소이고, 상기한 외성 반도체층에 적층되는 외성반도체는 n+형 비정질 규소임을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  18. 제16항 또는 제17항에 있어서, 상기한 자기정렬 반도체층의 양단간의 거리가 상기 에치스토퍼 양단 간의 거리보다 길도록 형성함을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  19. 제16항에 있어서, 상기한 에치스토퍼 및 자기정렬 반도체층을 형성하는 공정이 다음과 같은 공정으로 이루어짐을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
    (가) 상기 제2절연층 상에 포토레지스트를 적층하는 공정과, (나) 원하는 에치스토퍼의 길이에 따라 기판을 적정 시간 동안 배면노광하여 상기한 포토레지스트를 감광하는 공정과, (다) 상기한 포토레지스트를 현상하여 마스크를 형성하는 공정과, (라) 상기 제2절연층을 식각하여 에치스토퍼를 형성하는 공정과, (마) 상기한 반도체층 및 에치스토퍼 상에 포토레지스트를 적층하는 공정과, (바) 원하는 자기정렬 반도체의 길이에 따라 기판을 적정 시간 동안 배면노광하여 상기한 포토레지스트를 감광하는 공정과, (사) 상기한 포토레지스트를 현상하여 마스크를 형성하는 공정과, (아) 상기한 반도체층을 식각하여 자기정렬 반도체층을 형성하는 공정.
  20. 제19항에 있어서, 공정(나)에서 원하는 에치스토퍼의 길이에 따라 적정 마스크를 이용하여 패터닝한 후, 상기한 배면노광을 함을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  21. 제19항 또는 20항에 있어서, 공정 (바)에서 원하는 자기정렬 반도체층의 길이에 따라 적정 마스크를 이용하여 패터닝한 후, 상기한 배면노광을 함을 특징으로 하는 박막 트랜지스터의 액정표시소자의 제조방법.
  22. 제21항에 있어서, 제13항을 인용하는 경우, 상기 적정 마스크는 제13항에서의 적정 마스크와 동일함을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  23. 제16항에 있어서, 상기한 외성 반도체층을 형성하는 공정과 상기한 금속층을 형성하는 공정의 사이에, 디아이 세정을 실시하여 천연 산화물을 생성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
  24. 제16항에 있어서, 상기한 외성 반도체층을 형성하는 공정과 상기한 금속층을 형성하는 공정의 사이에, 산소 플라즈마를 이용하여 일정 산화막을 생성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940002209A 1994-02-07 1994-02-07 박막 트랜지스터 액정표시소자 및 그 제조방법 KR0139371B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940002209A KR0139371B1 (ko) 1994-02-07 1994-02-07 박막 트랜지스터 액정표시소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940002209A KR0139371B1 (ko) 1994-02-07 1994-02-07 박막 트랜지스터 액정표시소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR950026030A true KR950026030A (ko) 1995-09-18
KR0139371B1 KR0139371B1 (ko) 1998-06-01

Family

ID=19376898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940002209A KR0139371B1 (ko) 1994-02-07 1994-02-07 박막 트랜지스터 액정표시소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR0139371B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448934B1 (ko) * 1996-12-27 2004-12-04 삼성전자주식회사 액정표시장치의제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448934B1 (ko) * 1996-12-27 2004-12-04 삼성전자주식회사 액정표시장치의제조방법

Also Published As

Publication number Publication date
KR0139371B1 (ko) 1998-06-01

Similar Documents

Publication Publication Date Title
KR960026984A (ko) 박막트랜지스터 및 그의 제조방법
KR840005933A (ko) 전계효과 트랜지스터의 제조방법
KR950021347A (ko) 반도체장치의 제조방법
KR960036040A (ko) 강유전체 메모리 장치 및 그 제조방법
KR960032059A (ko) 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR960029855A (ko) 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법
KR970024305A (ko) 액정표시장치용 박막 트랜지스터 기판의 제조방법
KR950026030A (ko) 박막 트랜지스터 액정표시소자 및 그 제조방법
JP3092186B2 (ja) 薄膜トランジスタの製造方法
KR970072491A (ko) 박막트랜지스터 및 그 제조방법
KR970054476A (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR970030925A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조방법
KR960024603A (ko) 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법
KR970004085A (ko) 박막 트랜지스터 및 그의 제조방법
KR970060521A (ko) 티에프티-엘씨디(tft-lcd) 제조방법
KR950026036A (ko) 반도체소자 및 그 제조방법
KR970054490A (ko) 박막 트랜지스터 액정 표시 장치의 제조 방법
KR960019797A (ko) 액정표시장치용 박막 트랜지스터 및 그 제조방법
KR930003423A (ko) 반도체 장치의 제조방법
KR970013385A (ko) 완전 자기정렬형 박막트랜지스터 및 그 제조방법
KR960002910A (ko) 액정표시장치용 탑게이트형 박막 트랜지스터
KR950033616A (ko) 액정표시소자 제조방법
KR970054522A (ko) 박막 트랜지스터 및 그 제조 방법
KR910020901A (ko) 반도체 장치의 제조방법
KR950004602A (ko) 폴리실리콘 박막트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120215

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 16

EXPY Expiration of term