KR950021268A - 다결정 실리콘 박막 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 MOSFET 소자 및 액티브 매트릭스 박막 트랜지스터 액정표시 장치
(LCD : Liquid Crystal Display)등의 개발에 유용한 LDD(Lightly Doped Drain)형 및 오프-셋형 다결정 실리콘 박막 트랜지스터(polysilicon thin film transistor;p
-Si TFT)의 제조방법에 관한 것이다. 특히 활성층을 일체형으로 형성하고, 그 상부에 선택비가 큰 두개의 금속 게이트층을 형성하고, 그 하부 금속 게이트의 우단부 또는 양단부를 적절한 깊이로 식각하여, 1회의 이온주입 공정으로 고농도의 소오스 및 드레인 영역과 저농도 영역을 동시에 형성함으로써, 상부 금속 게이트층의 두께를 조정하여 LDD 오프-셋 영역의 주입되는 이온의 농도조절이 가능하고, 하부 금속 게이트층의 식각 길이 조절에 의해 LDD 및 오프-셋 영역의 길이 조절이 가능하며, 공정의 간편화 및 이온 주입공정의 축소를 제품의 생산성 향상과 고 에너지 이온 주입에 따른 소자의 손상을 막을 수 있어 소자의 성능 및 신뢰성이 증대되는 효과가 있다.

Description

다결정 실리콘 박막 트랜지스터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 내지 제7도는 본 발명에 따른 LDD형 다결정 실리콘 박막트랜지스터의 공정 단면도로서, 제4도는 이중 금속 게이트층 증착 상태 단면도이며,
제5도는 드레인 전극부의 금속 게이트 식각을 위한 포토-레지스터의 도포 단면도이며,
제6도는 하부 금속 게이트의 부분 식각 단면도이며,
제7도는 이온주입 공정도.

Claims (6)

  1. 기판 상면에 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층 상면에 게이트 절연층을 형성하며, 상기 게이트 절연층 상면에 선택비가 큰 이종의 제1금속 하부 게이트층과 제2금속 상부 게이트층을 형성하는 제1단계와, 상기 제2단계에서 형성된 상기 기판상의 각 층들의 좌반부에 감광성 수지를 도포하여 경화시키는 제2단계와, 상기 제2단계에서 좌반부만 감광성 수지가 도포된 기판 우반부의 하부 금속 게이트의 우단부를 소정의 폭으로 식각하는 제3단계와, 상기 제3단계를 마친 기판에 고농도의 이온을 주입하는 제4단계와, 상기 제4단계를 마친 기판상의 상기 상부 금속 게이트층을 제거하는 제5단계를 구비하여 된 것을 특징으로 하는 LDD형 다결정 실리콘 박막트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 상부 금속 게이트층의 두께를 조절하여 이온주입 농도를 조절하는 것을 특징으로 하는 LDD형 다결정 실리콘 박막트랜지스터의 제조방법.
  3. 제2항에 있어서, 상기 하부 금속 게이트층의 식각되는 폭을 조절하여 LDD영역의 깊이를 조절하는 것을 특징으로 하는 LDD형 다결정 실리콘 박막트랜지스터의 제조방법.
  4. 기판 상면에 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층 상면에 게이트 절연층을 형성하며 상기 게이트 절연층 상면에 선택비가 큰 이종의 제1금속 하부 게이트층과 제2금속 상부 게이트층을 형성하는 제1단계와, 상기 제1단계에서 형성된 하부 금속 게이트의 양단부를 소정의 폭으로 식각하는 제2단계와, 상기 제2단계를 마친 기판에 고농도의 이온을 주입하는 제3단계와, 상기 제3단계를 마친 기판상의 상기 상부 금속 게이트층을 제거하는 제4단계를 구비하여 된 것을 특징으로 하는 오프-셋형 다결정 실리콘 박막트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 상부 금속 게이트층의 두께를 조절하여 이온주입 농도를 조절하는 것을 특징으로 하는 오프-셋형 다결정 실리콘 박막트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 하부 금속 게이트층의 식각되는 폭을 조절하여 오프-셋 영역의 길이를 조절하는 것을 특징으로 하는 오프-셋형 다결정 실리콘 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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