KR950012935B1 - Semiconductor memory device - Google Patents

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쇼조 사이토
가오루 도쿠시게
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.No content.

Description

반도체 기억 장치Semiconductor memory

제 1 도는 본 발명의 한 실시예에 관한 반도체 기억 장치의 구성을 도시하는 도면.1 is a diagram showing a configuration of a semiconductor memory device according to one embodiment of the present invention.

제 2 도 내지 제 5 도는 제 1 도에 도시한 장치의 타이핑 파형을 도시하는 도면.2 to 5 show the typing waveforms of the device shown in FIG.

제 6 도는 본 발명의 다른 실시예에 관한 반도체 기억 장치의 구성을 도시하는 도면.6 is a diagram showing the configuration of a semiconductor memory device according to another embodiment of the present invention.

제 7 도, 제 8 도 및 제 10 도 내지 제 15 도는 제 6 도에 도시한 장치의 중요 부분에 대한 구성을 도시하는 도면.7, 8 and 10 to 15 show the configuration of the essential parts of the apparatus shown in FIG.

제 9 도는 제 6 도에 도시한 장치에 있어서 중요 신호의 타이밍 파형을 도시하는 도면.9 shows timing waveforms of important signals in the apparatus shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 10 : 기억 장치 2, 11 : 기억셀군1, 10: memory device 2, 11: memory cell group

3, 13 : 지정부 4 : 데이타 입출력부3, 13 designation unit 4 data input / output unit

5 : 계수부 6, 14 : 제어부5: counter 6, 14: controller

12 : 선택부12: selection unit

본 발명은 다이나믹형의 메모리셀을 구비하고, 용이한 제어하에서 고속 액세스 동작이 가능한 반도체 기억 장치에 관한 것이다.The present invention relates to a semiconductor memory device having a dynamic memory cell and capable of fast access operation under easy control.

종래의 표준적인 범용 DRAM에 있어서는 고속의 사이클 타임으로 액세스하기 위한 페이지 모드를 가지고 있다. 이 모드에서는 주지된 바와 같이 행어드레스에 의하여 선택된 메모리셀 어레이의 동일행에 속하고 동시에 감지되는 일련의 메모리셀에서 열(列) 어드레스를 임의로 변경하여 액세스가 가능해진다.The conventional standard general-purpose DRAM has a page mode for accessing at high cycle times. In this mode, as is well known, access is possible by arbitrarily changing column addresses in a series of memory cells belonging to the same row of the memory cell array selected by the row address and simultaneously sensed.

이와 같은 모드로 고속의 액세스가 가능한 것은 DRAM에 있어서는 셀의 데이타의 감지 증폭에 시간이 걸리고 일단 데이타가 감지되면 그 데이타를 독출하는데는 많은 시간을 필요로 하지 않기 때문이다. 페이지 모드 동작에서는 열어드레스가 변화하면 그 셀을 감지한 감지 증폭기의 액세스를 개시하고, CAS 신호가 "L''로 변화하면 데이타가 출력된다. 따라서 이 페이지 모드는 랜덤한 액세스 모드이다.The high-speed access in this mode is possible because the DRAM takes time to sense-amplify the data of the cell and once the data is detected, it does not require much time to read the data. In the page mode operation, when the open dress changes, the sense amplifier that senses the cell is started, and when the CAS signal changes to `` L '', data is output, so the page mode is a random access mode.

근래에 메모리칩의 용량은 해마다 증가되고 있고, 따라서 소규모의 시스템에 사용되는 칩수는 적어지고 있다. 이로 인해서 대량의 칩을 사용할 경우에는 칩을 몇몇 그룹으로 나누어서 인터리브를 실시하고 있지만, 외관상의 사이클 타임을 짧게하는 메모리 시스템의 구성 방법이 이들의 시스템에서는 사용할 수 없게 되고 있다.In recent years, the capacity of memory chips is increasing year by year, and thus the number of chips used in a small system is decreasing. For this reason, when a large number of chips are used, the chips are divided into several groups and interleaved. However, a method of constructing a memory system that shortens the apparent cycle time is not available in these systems.

한편 MPU의 스피드는 매년 증가되고 있고, 소규모 시스템에서의 고속화의 요구는 강하다. 이러한 사실은 메모리가 더욱 고속사이클로 동작할 것을 요구하게 된다. 또 이들의 요구에서 액세스 동작은 반드시 랜덤일 필요는 없고, 일련의 데이타를 고속으로 쓰거나 읽거나 할 수 있으면 되는 경우가 많다.On the other hand, the speed of MPU is increasing every year, and the demand for high speed in small systems is strong. This fact requires the memory to operate at higher speeds. In addition, these requests do not necessarily need to be random, and in many cases, a series of data can be written or read at high speed.

상기와 같은 요구에 종래의 페이지 모드를 사용하면 반드시 어드레스의 변화가 필요하기 때문에 시스템의 어드레스 제어에서 결정되는 시간 이하의 액세스 사이클로 작동시킬 수는 없고 고속화에는 한계가 있다.If the conventional page mode is used for such a request, an address change is necessary, and therefore, operation cannot be performed in an access cycle less than the time determined by the address control of the system, and speed is limited.

또, RAS 신호나 CAS 신호와 같은 콘트롤 신호를 메모리칩에 공급할 필요가 있고, 이들을 시스템이 생성하기 위하여 액세스 수단도 포함한 메모리 시스템의 고속화에는 역시 한계가 생기는 동시에 제어가 복잡해지고, 사용이 불편한 결함을 초래하고 있었다.In addition, it is necessary to supply control signals, such as RAS signals and CAS signals, to the memory chips, and in order to generate them, the speed of the memory system including the access means also has limitations, and the control becomes complicated, and it is difficult to use the defects. It was causing.

본 발명은 상기 결함을 고려하여 연구된 것으로 그 목적은 고속의 액세스 동작을 용이한 제어하에 달성할 수 있는 반도체 기억 장치를 제공하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been studied in view of the above deficiency, and an object thereof is to provide a semiconductor memory device which can achieve a high speed access operation under easy control.

상기 목적을 달성하기 위하여 본 발명의 반도체 기억 장치는 행렬상으로 배치된 복수의 메모리셀을 가진 메모리셀 어레이와, 외부에서 공급된 기본 클럭 신호를 수신하고 상기 기본 클럭 신호의 수를 카운트하는 제 1 회로와, 복수의 외부 공급된 제어 신호를 수신하고 상기 제 1 회로에 의해 카운트된 기본 클럭 신호의 카운트에 기초하는 제 1 및 제 2 내부 제어 신호를 발생하는 제 2 회로와, 외부 공급된 어드레스 신호 및 상기 제 1 내부 제어 신호를 수신하고 상기 제 1 내부 제어 신호에 따라 상기 어드레스 신호를 취입 및 래치하는 제 3 회로와, 상기 제 2 내부 제어 신호 및 상기 메모리셀 어레이로부터 판독되고 상기 제 3 회로에 의해 래치된 어드레스 신호에 대응하는 데이타 신호를 수신하고 클럭 신호에 따라 상기 데이타 신호를 출력하는 제 4 회로를 포함하고, 상기 데이타 신호의 출력은 상기 제 4 회로가 상기 제 2 내부 신호를 수신할때 개시되는 것을 특징으로 한다.In order to achieve the above object, the semiconductor memory device of the present invention includes a memory cell array having a plurality of memory cells arranged in a matrix, and a first clock receiving an externally supplied basic clock signal and counting the number of the basic clock signals. A circuit, a second circuit receiving a plurality of externally supplied control signals and generating first and second internal control signals based on counts of basic clock signals counted by the first circuit, and externally supplied address signals; And a third circuit that receives the first internal control signal and reads and latches the address signal in accordance with the first internal control signal, and reads from the second internal control signal and the memory cell array and to the third circuit. A fourth circuit for receiving a data signal corresponding to the address signal latched by the second signal and outputting the data signal in accordance with a clock signal And including the output of the data signals is characterized in that when the start of the fourth circuit for receiving said second internal signal.

상기 구성에 의해 본 발명은 중단없이 거의 일정한 주기로 입력되는 클럭 신호에 동기하여 내부동작을 실행함과 동시에 액세스의 개시, 어드레스의 취입, 독출 또는 기록의 판단 등의 동작을 상기 기본 클럭 신호의 어떤 일정한 사이클수에서 개시하도록 하고 있다.According to the above configuration, the present invention executes internal operations in synchronization with a clock signal input at a substantially constant period without interruption, and simultaneously performs operations such as starting access, reading an address, reading a file, or writing a record. It is supposed to start in cycles.

이하 도면을 사용하여 본 발명의 실시예를 설명한다.Embodiments of the present invention will be described below with reference to the drawings.

제 1 도는 본 발명의 한 실시예에 관한 반도체 기억 장치의 요부 구성을 도시하는 도면이다. 동도에 도시하는 기억 장치는 다이나믹형의 메모리셀을 사용하여 외부로부터 연속적으로 주어지는 클럭 신호의 사이클 수에 따라서 내부의 회로 동작을 제어하고, 액세스 동작을 실시하도록 한 기억 장치이다.1 is a diagram showing a main configuration of a semiconductor memory device according to an embodiment of the present invention. The memory device shown in the figure is a memory device which controls an internal circuit operation according to the number of cycles of a clock signal continuously supplied from the outside using a dynamic memory cell and performs an access operation.

제 1 도에 있어서, 기억 장치(1)는 일반적인 기억 장치가 구비하고 있는 기억셀군(2), 지정부(3), 데이타 입출력부(4) 이외에 본 발명의 특징이 되는 동작을 실시하기 위한 중요한 구성 요소가 되는 계수부(5) 및 제어부(6)를 구비하여 구성되고 있다.In FIG. 1, the memory device 1 is important for carrying out operations which are a feature of the present invention in addition to the memory cell group 2, the designation unit 3, and the data input / output unit 4, which the general memory device has. It is comprised including the counter part 5 and the control part 6 which become a component.

기억셀군(2)은 다이나믹형의 메모리셀이 행렬상으로 배치되어 독출되는 데이타 및 기록되는 데이타가 기억된다.The memory cell group 2 stores dynamic data memory cells arranged in a matrix and read data and recorded data.

지정부(3)는 외부로부터 주어지는 일련의 어드레스 신호에 따라서 기억셀군(2)에 있어서 연속되는 어드레스가 레이아웃되고, 액세스하려는 메모리셀을 차례로 지정한다. 지정부(3)는 예를들면 행 어드레스 신호를 취입하여 이 행 어드레스 신호로 지정되는 일련의 메모리셀에 대하여 연속하는 열 어드레스 신호를 취입하고 이 열 어드레스 신호에 의하여 연속적인 메모리셀을 차례로 지정한다.The designation section 3 lays out consecutive addresses in the memory cell group 2 in accordance with a series of address signals given from the outside, and designates the memory cells to be accessed in turn. For example, the specifying unit 3 accepts a row address signal, accepts a continuous column address signal for a series of memory cells designated by the row address signal, and sequentially specifies the continuous memory cells by this column address signal. .

데이타 입출력부(4)는 외부로부터 주어지는 독출/기록 신호에 따라서 지정부(3)에 의하여 지정된 메모리셀에 대하여 독출 동작 또는 기록 동작을 실시한다. 독출된 데이타는 데이타 입출력부(4)를 개재하여 외부에 출력되고, 기록되는 데이타는 외부로부터 데이타 입출력부(4)를 개재하여 지정된 메모리셀에 주어진다.The data input / output unit 4 performs a read operation or a write operation on the memory cell designated by the designation unit 3 in accordance with a read / write signal supplied from the outside. The read data is output to the outside via the data input / output unit 4, and the data to be written is given to the designated memory cell via the data input / output unit 4 from the outside.

계수부(5)는 외부로부터 중단없이 거의 일정한 주기로 입력되는 외부 기본 클럭 신호(CLK)의 사이클 수를 카운트하는 카운터이다. 외부 기본 클럭 신호는 기억 장치의 액세스 시간 예를들면 30ns 이하의 사이클 타임을 가지는 클럭 신호이다. 계수부(5)는 카운트한 CLK 신호의 사이클 수를 제어부(6)에 부여한다.The counter 5 is a counter for counting the number of cycles of the external basic clock signal CLK input at substantially constant intervals without interruption from the outside. The external base clock signal is a clock signal having an access time of the storage device, for example, a cycle time of 30 ns or less. The counter 5 gives the controller 6 the number of cycles of the counted CLK signal.

제어부(6)는 외부로부터 부여되어 기억 장치의 상태를 규정하고 레벨 천이에 의하여 CLK 신호의 특정의 사이클을 지정하는 지정 신호, 예를들면 CE(칩인에이블) 신호나 OE(아웃풋 인에이블) 신호를 받아서, 각각의 신호의 활성화에 대하여 CLK 신호의 특정의 사이클을 지정하는 동시에 계수부(5)에 CLK 신호의 카운트를 개시시킨다. 제어부(6)는 계수부(5)에 의하여 카운트되는 CLK 신호의 사이클 수에 따라서 지정부(3)에 있어서의 어드레스 신호의 취입이나, 데이타 입출력부(4)에 있어서의 데이타의 입출력 동작 등의 내부의 동작을 제어한다.The control unit 6 is provided from the outside to specify a state of the storage device and specify a specific signal for specifying a specific cycle of the CLK signal by level transition, for example, a CE (chip enable) signal or an OE (output enable) signal. In addition, a specific cycle of the CLK signal is specified for the activation of each signal, and the counter 5 starts counting the CLK signal. The control section 6 receives the address signal in the designation section 3, the input / output operation of data in the data input / output section 4, etc. according to the number of cycles of the CLK signal counted by the counting section 5, and the like. Control the internal operation.

다음에 제 1 도에 도시하는 장치의 동작을 제 2 도 내지 제 5 도에 도시하는 타이밍 파형도를 사용하여 설명한다.Next, the operation of the apparatus shown in FIG. 1 will be described using the timing waveform diagrams shown in FIGS.

제 2 도는 제 1 도에 도시하는 기억 장치에서의 동작 입력 신호의 파형의 한 예를 도시하는 도면이다. 제 2 도에 있어서 CLK 신호는 중단없이 입력되고, 30ns 이하의 사이클 타임을 가지는 클럭 신호이다. CE 신호는 기억 장치가 액티브인 기간을 지시하는 신호이고, CE 신호가 "L"인 기간의 CLK 신호에 의하여 기억장치의 동작이 콘트롤된다.FIG. 2 is a diagram showing an example of waveforms of operation input signals in the storage device shown in FIG. In FIG. 2, the CLK signal is input without interruption and is a clock signal having a cycle time of 30 ns or less. The CE signal is a signal indicating the period in which the memory device is active, and the operation of the memory device is controlled by the CLK signal in the period in which the CE signal is "L".

제 2 도에서는 CE 신호가 "L"이 되고 CLK 신호의 최초 상승시의 어드레스 신호 Add의 값을 행 어드레스 R로서 취입하고, 그 CLK 신호 사이클을 1로 하여 5번째의 CLK 사이클의 CLK 신호의 상승시의 어드레스 신호 Add의 값을 열 어드레스 Cn으로서 취입한다. 열 어드레스가 취입되고 나서부터 3사이클 째의 CLK 신호인 8번째의 액티브 CLK 사이클에서 열 어드레스 Cn의 데이타가 출력된다.In Fig. 2, the CE signal is " L " and the value of the address signal Add at the first rise of the CLK signal is taken as the row address R, and the CLK signal cycle is set to 1 to raise the CLK signal at the fifth CLK cycle. The value of the address signal Add is taken as the column address Cn. After the column address is taken in, data of the column address Cn is output in the eighth active CLK cycle, which is the CLK signal of the third cycle.

CLK 사이클이 9, 10, 11, …로 전진함에 따라 미리 정해진 순번으로 어드레스 CN+1, CN+2, CN+3, …의 데이타가 시리얼하게 출력된다. CE 신호가 "H"로 되면 CLK 신호의 상승시에 CE 신호가 "H"인 사이클로부터 일정 사이클수 이하의 CLK가 무시되고, 메모리는 비활성 상태로 된다. 제 2 도에서는 14번째 이후의 CLK사이클이 이것에 해당하게 된다.CLK cycles are 9, 10, 11,... Advances to addresses C N + 1 , C N + 2 , C N + 3 ,... The data of is output serially. When the CE signal becomes " H ", when the CLK signal rises, the CLK of a predetermined number of cycles or less is ignored from the cycle in which the CE signal is " H ", and the memory becomes inactive. In FIG. 2, the 14th and subsequent CLK cycles correspond to this.

이와 같은 메모리의 제어방식에는 몇가지의 변형이 고려되므로 다음에 이들의 변형예를 설명한다. 제 3 도 내지 제 5 도는 이들 변형예의 구체적인 타이밍 파형의 한 예를 도시하는 도면이다. 또 제 3 도 내지 제 5 도에서는 타이밍의 규정 시간의 대표적인 값도 도시하고 있다.Since some variations are considered in the control method of such a memory, these modifications will be described next. 3 to 5 are diagrams showing an example of specific timing waveforms of these modifications. 3 to 5 also show representative values of the prescribed time of the timing.

제 3 도 내지 제 5 도에 있어서 CE/RL 신호는 제 2 도의 CE 신호에 상당하는 신호이나, 그 정부의 논리가 다른 것이고, R/W 신호는 메모리가 독출에서 동작을 하는지 기록에서 동작을 하는지를 지시하는 신호이고, A0-A9 또는 A0-A19는 어드레스 신호이다. CM 신호는 이 신호가 "H"인 기간의 CLK 신호를 메모리가 받아들이지 않도록 하는 신호이고, DOUT/IN은 액세스된 메모리셀에서 독출된 데이타 또는 그 셀에 기입되는 데이타이고, OE 신호는 "L"의 기간에서는 데이타를 DOUT/IN으로 출력하고, "H"의 기간에서는 메모리의 DOUT/IN에 이어지는 출력을 하이 임피던스 상태로 하는 신호이다.In Figs. 3 to 5, the CE / RL signal corresponds to the CE signal of Fig. 2, but its logic is different, and the R / W signal indicates whether the memory operates in read or write. A0-A9 or A0-A19 are address signals. The CM signal is a signal that prevents the memory from accepting a CLK signal in a period of which this signal is "H", D OUT / IN is data read from the accessed memory cell or data written to the cell, and the OE signal is "L". In the period "," data is output to D OUT / IN , and in the period "H", the output subsequent to D OUT / IN of the memory is in a high impedance state.

제 3 도는 제 2 도의 경우 이외에 독출의 지시를 위하여 R/W 신호의 취입 타이밍을 구체적으로 도시한 도면이고, ③으로 표시한 CLK 신호에서 열 어드레스를 취입하고, ⑥으로 표시한 CLK 신호에서부터 데이타를 출력하기 시작한다.FIG. 3 is a diagram showing in detail the timing of taking the R / W signal for the instruction of reading in addition to the case of FIG. 2. In FIG. 3, the column address is taken from the CLK signal indicated by ③, and data is received from the CLK signal indicated by ⑥. Start printing.

제 4 도는 열 어드레스를 취입하는 CLK 사이클을 행 어드레스 취입 타이밍과는 독립으로 CLK 신호로 지시할 수 있도록 한 경우의 타이밍 파형도이다. 제 4 도에 있어서, 행 어드레스를 취입한 후, CLK 신호가 상승할때에 CL 신호가 "H"이면 그 CLK 사이클에서 열 어드레스의 취입셀에의 액세스가 개시되고, 이 취입 사이클로부터 일정수의 사이클인 제 4 도에서 3으로 표시하는 CLK 사이클에서부터 열 어드레스 CN이후의 데이타가 시리얼순으로 출력된다.4 is a timing waveform diagram when a CLK cycle for accepting column addresses is indicated by a CLK signal independently of the row address accept timing. In Fig. 4, after the row address is taken in, if the CL signal is " H " when the CLK signal rises, access to the column of cells in the column address is started in the CLK cycle. From the CLK cycle indicated by 3 in FIG. 4 which is a cycle, data after column address C N is output in serial order.

제 5 도는 R/W 신호를 RWL 신호로, 어드레스를 취입하는 CLK 사이클과는 독립으로 자유로이 설정할 수 있도록 한 경우의 타이밍 파형도이다. 또, 어드레스는 행과 열의 부분을 나누지 않고, 즉 어드레스 멀티플렉스로 하지 않고 취입하도록한 경우이다. 제 5 도에 있어서, CLK 신호가 상승할때에 RWL 신호가 "H"이면 그 CLK 사이클에서 독출/기록을 결정하는 R/W 신호가 취입되고, 그 사이클에서 일정수 후인 제 5 도에서 3으로 표시된 사이클에서 데이타가 출력된다.5 is a timing waveform diagram when the R / W signal can be set freely as an RWL signal, independently of the CLK cycle for accepting an address. In addition, the address is a case where the address is taken without dividing the row and column parts, that is, the address multiplex. In FIG. 5, if the RWL signal is " H " when the CLK signal rises, the R / W signal for determining read / write in the CLK cycle is taken in, and from FIG. Data is output in the displayed cycle.

이상 3개의 타이밍예에서는 독출의 경우를 설명했으나, R/W 신호의 설정으로 기록 동작을 실행시킬 수 있는 것은 물론이고, 그 경우에는 DOUT/IN으로부터의 입력 데이타를 메모리 외부로부터 입력하게 된다.In the above three timing examples, the case of reading has been described. However, not only the writing operation can be executed by setting the R / W signal, but in this case, input data from D OUT / IN is inputted from the outside of the memory.

또 상기 예의 여러가지 조합의 동작 제어 방식도 가능하고, 예를들면 RWL 신호와 CL 신호를 동일 신호로 실시할 수도 있고, 열 어드레스와 R/W 신호를 동시에 취입한 행 어드레스, 열 어드레스, R/W 신호를 전부 독립적으로 취입하고, 마지막의 취입 사이클이 된 CLK 신호에 있어서의 일정수 후의 사이클에서 독출.기록을 개시하도록 할 수도 있다.Moreover, the operation control method of various combinations of the above examples is also possible, for example, the RWL signal and the CL signal can be implemented with the same signal, and the row address, column address, and R / W in which column address and R / W signal are simultaneously taken It is also possible to take all signals independently and start reading and recording in a cycle after a certain number of CLK signals which have become the last taking cycle.

제 6 도는 상기 실시예에 있어서의 제어방식을 인터리브 방식의 기억 장치에 적용하고, 상기 제어 방식이 효과적으로 기능하는 기억 장치의 주요한 구성을 도시하는 도면이다.FIG. 6 is a diagram showing the main configuration of a memory device in which the control method in the above embodiment is applied to an interleaved memory device, and the control method functions effectively.

제 6 도에 있어서, 기억 장치(10)는 기억셀군(11), 선택부(12), 지정부(13) 및 제어부(14)를 주요한 구성요소로서 구비하고 있다.6, the memory device 10 includes a memory cell group 11, a selection unit 12, a designation unit 13, and a control unit 14 as main components.

또, 제 6 도에 있어서, 제 1 도와 동일 부호의 것은 동일 기능을 가지는 것으로, 그 설명은 생략한다.In Fig. 6, the first and the same reference numerals have the same functions, and the description thereof is omitted.

기억셀군(11)은 다이나믹형의 메모리셀이 블록화 되어 행렬상으로 배치되고 있는 동시에 열 디코더를 포함하여 구성되고 있고, 구체적인 구성예는 후기한다.The memory cell group 11 is constituted by a dynamic memory cell being blocked and arranged in a matrix, and including a column decoder. Specific configuration examples will be described later.

선택부(12)는 외부 기본 클럭 신호와 어드레스 신호의 일부에 따라서 기억셀군(11)에 있어서의 메모리셀의 각각의 블록을 인터리브하여 차례로 선택 활성화 한다. 선택부(12)는 선택 활성화 신호로서 ΦA, ΦB, ΦC, ΦD를 기억셀군(11)에 부여한다.The selector 12 interleaves and selectively activates each block of memory cells in the memory cell group 11 in accordance with a part of an external basic clock signal and an address signal. The selecting unit 12 provides the memory cell group 11 with? A,? B,? C, and? D as selection activation signals.

지정부(13)는 어드레스 신호에 따라서 행 어드레스를 지정하는 동시에 어드레스 신호의 일부와 선택 활성화 신호의 일부의 신호에 따라서 선택 활성화된 블록의 열 어드레스를 지정한다.The designation unit 13 designates the row address in accordance with the address signal and designates the column address of the block that is selectively activated in accordance with a part of the address signal and a part of the selection activation signal.

선택부(12) 및 지정부(13)의 구체적인 구성예는 후기한다.The specific structural example of the selection part 12 and the designation part 13 is mentioned later.

제어부(14)는 선택부(12) 및 지정부(13)의 각각의 동작을 외부 기본 클럭 신호의 사이클 수에 따라서 제어한다.The controller 14 controls the operations of the selector 12 and the designator 13 in accordance with the cycle number of the external basic clock signal.

제 7 도는 기억셀군(11)상의 셀어레이 매트의 배치를 도시한 도면이다.7 is a diagram showing the arrangement of cell array mats on the memory cell groups 11.

제 7 도에 있어서, 메모리셀은 모두해서 16셀 어레이 매트로 구성되고, 메모리 어레이 매트에 협지(挾持 : 중간에 끼어짐)되는 컬럼 디코더가 8계열 존재한다. 여기에서 메모리 시스템이 4분할 동작을 하고 있는 것으로 하면, 어떤 행 어드레스가 선택될 경우, 예를들어 제 7 도에서 굵은 선으로 둘러싸인 셀어레이 매트(1,2,9,10)가 활성화 된다. 즉 행 어드레스에 따라서 전체 셀의 4분의 1의 셀이 활성화 되는 것이다.In Fig. 7, the memory cells are all composed of 16 cell array mats, and there are eight columns of column decoders sandwiched between the memory array mats. Assuming that the memory system is performing a four division operation, when a row address is selected, for example, the cell array mats 1, 2, 9, and 10 surrounded by a thick line in FIG. 7 are activated. That is, one quarter of all cells are activated according to the row address.

제 7 도에서의 4분할의 조합은 (1,2,9,10)(3,4,11,12)(5,6,13,14)(7,8,15,16)이고, 제 7 도에서는 최초의 조합이 활성화된 상태를 도시하고 있다. 동시에 활성화 되는 메모리셀의 부분은 본 예에서와 같이 동등한 부분셀 어레이 블록으로 나누어지고, 이 어레이가 정해진 순서로 시리얼 액세스 된다.The combination of the four divisions in FIG. 7 is (1, 2, 9, 10) (3, 4, 11, 12) (5, 6, 13, 14) (7, 8, 15, 16), and The figure shows a state in which the first combination is activated. The portions of memory cells that are simultaneously active are divided into equivalent subcell array blocks as in this example, and the arrays are serially accessed in a predetermined order.

제 7 도의 예에서는 4개의 셀 블록으로 나누어져 있고, 이 선택은 선택 활성화 신호 ΦA, ΦB, ΦC, ΦD에 의하여 실행된다.In the example of FIG. 7, it is divided into four cell blocks, and this selection is performed by the selection activation signals? A,? B,? C, and? D.

또, 행방향의 액세스는 시리얼이기 때문에 컬럼 디코더에 입력되는 것은 시리얼 카운터로부터의 출력이고, 메모리 어레이(1,2,9,10)가 차례로 시리얼 인터리브하여 액세스 되기 때문에 컬럼 디코더(1,5)에 입력되는 카운터 출력도 역시 인터리브되고 있다. 이 인터리브의 동작에 대해서는 후에 설명한다.In addition, since the row-direction access is serial, the input to the column decoder is the output from the serial counter, and since the memory arrays 1, 2, 9, and 10 are serially interleaved and accessed, the column decoders 1 and 5 are accessed. Input counter outputs are also interleaved. The operation of this interleave will be described later.

제 8 도는 컬럼 디코더의 구체적인 한 구성예를 도시하고 있다.8 shows a specific configuration example of the column decoder.

제 8 도에는 제 6 도에 도시한 컬럼 디코더(1,5)의 부분을 합해서 도시하고 있다. 또, 제 2 도 내지 제 5 도에서 도시한 DOUT/IN이 4비트의 입출력을 이루고 있는 것으로 하여 이 입출력 회로에 연결되는 데이타 이송경로를 I/O1-I/O4로 표시했다. 또 일반적으로는 상보적인 신호쌍으로 구성되는 비트선 및 상기의 I/O선을 제 8 도에서는 간략화 하여 1줄로서 표시한다.8 shows the sum of the parts of the column decoders 1 and 5 shown in FIG. In addition, since D OUT / IN shown in FIGS. 2 to 5 constitutes 4-bit input / output, the data transfer path connected to this input / output circuit is represented by I / O1-I / O4. In general, the bit line composed of complementary signal pairs and the above-mentioned I / O line are simplified and shown as one line in FIG.

제 8 도에 있어서, 시리얼 카운터 출력에 의하여 NAND 게이트로 구성되는 컬럼 디코더(C/Dn)가 선택된 다음, 디코더의 출력이 "L"이 되고 신호 ΦA가 상승되면 비트선 B1-B4가 I/O선에 접속되고, 데이타 액세스가 시작된다. 이 선택 상태는 신호 ΦA가 "L"이 되어도 래치 회로가 있으므로 다음에 신호 ΦA가 상승하기 까지는 그 상태를 유지한다.In Fig. 8, after the column decoder C / Dn composed of the NAND gate is selected by the serial counter output, if the output of the decoder becomes " L " and the signal? A rises, the bit lines B1-B4 become I / O. It is connected to the line and data access begins. In this selected state, even if the signal? A is " L ", since there is a latch circuit, the state is maintained until the next signal? A rises.

다음에 신호 ΦB가 상승하면 비트선 B1'-B4'가 I/O선 I/O1'-I/O4'에 접속된다. 이와 같이 신호 ΦA, ΦB, ΦC, ΦD를 차례로 상승시키므로서 메모리 어레이(1,2,9,10)로부터 차례로 데이타가 전송되고, 또 반대로 데이타를 I/O선을 개재하여 기록할 수가 있다.Next, when the signal? B rises, the bit lines B1'-B4 'are connected to the I / O lines I / O1'-I / O4'. By sequentially raising signals ΦA, ΦB, ΦC, and ΦD in this manner, data is transferred from memory arrays 1, 2, 9, and 10 in turn, and conversely, data can be recorded via I / O lines.

따라서 신호 ΦA, ΦB, ΦC, ΦD를 인터리브 동작시키면 제 9 도의 타이밍 파형의 하방에 도시하는 바와같이 액세스 개시로부터 출력까지 CLK 신호의 3사이클을 이용할 수 있으므로, 회로 동작에서 결정되는 스피드의 3배의 스피드로 데이타를 출력할 수 있게 된다. 또 기록의 경우도 재차 동일한 셀어레이가 액세스될 때까지에 3사이클이 있으므로 독출과 동일하게 외부로부터의 데이타 전송레이트는 고속사이클이 가능하다.Therefore, when the signals ΦA, ΦB, ΦC, and ΦD are interleaved, three cycles of the CLK signal can be used from the start of the access to the output as shown below the timing waveform of FIG. Data can be output at speed. Also, in the case of recording, since there are three cycles until the same cell array is accessed again, the data transfer rate from the outside can be performed at high speed in the same manner as in reading.

제 9 도는 인터리브에서의 내부의 신호의 타이밍 파형을 도시하는 도면이고, 4상(相)의 클럭 신호를 기초로 한 인터리브를 채용한 경우를 도시한 도면이다.FIG. 9 is a diagram showing timing waveforms of internal signals in interleaving, and shows a case where interleaving based on a four-phase clock signal is employed.

제 9 도에 있어서, 외부 클럭 신호 CLK로부터 분주하여 4배 주기로 위상이 CLK 신호의 1사이클씩 어긋나는 내부 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4가 선택부(12)에서 생성된다. 이 클럭 신호를 적당히 선택하여 신호 ΦA, ΦB, ΦC, ΦD가 생성된다. 이 선택의 방법은 후에 설명한다.In Fig. 9, the selector 12 generates internal basic clock signals? 1,? 2,? 3, and? 4 which are divided from the external clock signal CLK and shifted in phase by one cycle of the CLK signal in four cycles. These clock signals are appropriately selected to generate the signals? A,? B,? C, and? D. The method of this selection is described later.

신호 CNT1과 신호 CNT2는 제 7 도에서 컬럼 디코더 1 및 5에 입력되는 시리얼 카운터 출력을 나타내는 것이다. CNT1이 우선 카운트업의 동작을 CLK 신호의 4사이클 주기로 실시한다. 이것으로부터 2사이클 지연되어 신호 CNT2가 동일하게 카운트업 해간다. 이 상태를 제 9 도에서는 신호 CNT1, 신호 CNT2의 파형에 번호를 달아서 표시하였다.Signals CNT1 and CNT2 represent serial counter outputs input to column decoders 1 and 5 in FIG. CNT1 first performs the count up operation in the four cycles of the CLK signal. Thereby, two cycles are delayed and the signal CNT2 counts up in the same manner. In FIG. 9, the states of the signals CNT1 and CNT2 are numbered and displayed.

다음에 어레이의 선택 방법을 시간적으로 및 순서적으로 설명한다.Next, the selection method of the array will be described in time and order.

제 9 도에 있어서, 어떤 CLK 사이클 1에서 신호 CNT1의 출력이 변화하고, 컬럼 디코더 1의 C/Dn이 선택된다. 다음의 사이클 2에서 신호 ΦA가 상승하여 제 7 도의 메모리 어레이 1측이 I/O선에 접속된다. 다음의 사이클 3에서는 신호 ΦB가 상승하여 메모리 어레이 2측이 I/O'선에 접속된다. 이 사이클에서는 동시에 신호 CNT2의 출력이 변화하고 신호 CNT1의 출력과 동일해진다. 이것에 의하여 컬럼 디코더 5의 C/Dn이 선택된다.In FIG. 9, the output of signal CNT1 is changed in a certain CLK cycle 1, and C / Dn of column decoder 1 is selected. In the next cycle 2, the signal? A rises so that the memory array 1 side of Fig. 7 is connected to the I / O line. In the next cycle 3, the signal .phi.B rises and the memory array 2 side is connected to the I / O 'line. In this cycle, the output of the signal CNT2 simultaneously changes and becomes the same as the output of the signal CNT1. By this, C / Dn of the column decoder 5 is selected.

다음의 사이클 4에서는 신호 ΦA가 하강하고, 신호 ΦC가 상승된다.In the next cycle 4, the signal .phi.A falls and the signal .phi.C rises.

신호 ΦA가 하강함으로써 메모리 어레이 1의 선택 상태는 래치 회로에 래치되고, 컬럼 디코더 C/Dn의 상태가 변화해도 선택 상태가 된다. 또 신호 ΦC가 상승함으로써 메모리 어레이 9측이 I/O선에 접속된다. 물론 이 I/O선은 컬럼 디코더 1의 것과는 다르다.As the signal .phi.A falls, the selection state of the memory array 1 is latched by the latch circuit, and even if the state of the column decoder C / Dn changes, the selection state becomes. In addition, as the signal? C rises, the memory array 9 side is connected to the I / O line. Of course, this I / O line is different from that of column decoder 1.

다음의 사이클 5에서는 신호 ΦB가 하강되고 신호 ΦD가 상승되는 동시에 신호 CNT1의 출력은 카운트업하여 상태를 변화시킨다. 이것에 의하여 컬럼 디코더 1의 C/Dn은 비선택 상태가 되나, 신호 ΦA가 하강하고 신호 ΦB도 하강하므로 메모리 어레이 1, 2의 I/O선, I/O'선에의 접속상태에는 변화가 없다. 또 신호ΦD가 상승함으로써 메모리 어레이 10측이 I/O'선에 접속된다. 물론 이 I/O'선은 컬럼 디코더 1의 것과는 다르다.In the next cycle 5, the signal? B goes down and the signal? D goes up, while the output of the signal CNT1 counts up to change state. As a result, C / Dn of the column decoder 1 becomes unselected, but since the signal Φ A falls and the signal Φ B also falls, the connection state to the I / O lines and I / O 'lines of the memory arrays 1 and 2 does not change. none. As the signal? D rises, the memory array 10 side is connected to the I / O 'line. Of course, this I / O 'line is different from that of column decoder 1.

그리고, 이 사이클에서 컬럼 디코더 1의 I/O선에 전송되고 있던 데이타가 데이타 입출력부(4)를 개재하여 메모리 밖으로 출력된다.In this cycle, the data transferred to the I / O line of the column decoder 1 is output out of the memory via the data input / output unit 4.

다음의 사이클 6에서는 재차 신호 ΦA가 상승하고, 신호 ΦC가 하강한다. 신호 ΦA가 상승하는데에 따라서 비트선 B1-B4가 I/O선으로부터 단절된다. 이것은 컬럼 디코더 C/Dn의 출력이 "H"로 되고, 비트선과 I/O선의 전송 트랜지스터가 비도통 상태로 되기 때문이다.In the next cycle 6, the signal? A rises again and the signal? C falls. As the signal? A rises, the bit lines B1-B4 are disconnected from the I / O line. This is because the output of the column decoder C / Dn becomes " H " and the transfer transistors of the bit line and the I / O line become non-conductive.

이때 동시에 다른 컬럼 디코더 C/D의 출력이 "L"로 되어 있으므로 그 컬럼 디코더 C/D에 속하는 메모리 어레이 1측의 비트선이 I/O선에 접속된다. 이 사이클에서는 컬럼 디코더 계열 1의 I/O'선에 전송되고 있던 데이타가 데이타 입출력부(4)를 개재하여 메모리에 출력된다. 또 신호 ΦC가 하강함으로써 컬럼 디코더 계열 5에 있어서도 컬럼 디코더 계열 1에서 순차 발생되었던 동작이 실행되지만 그 설명은 생략한다. 다음에 내부 기본 클럭 신호 Φ1-Φ4와 기억 장치를 실제로 구동하는 클럭 신호 ΦA-ΦD의 접속 관계는 고정할 수 없다는 것과 이 접속의 논리에 대하여 설명한다.At this time, since the output of the other column decoder C / D is " L ", the bit line of the memory array 1 side belonging to the column decoder C / D is connected to the I / O line. In this cycle, the data transferred to the I / O 'line of the column decoder series 1 is output to the memory via the data input / output unit 4. Moreover, since the signal phi C falls, the operation which was sequentially generated in the column decoder series 1 is also executed in the column decoder series 5, but the description thereof is omitted. Next, the connection relationship between the internal basic clock signals .phi.1-.phi.4 and the clock signals .phi.A-.phi.D which actually drive the memory device cannot be fixed and the logic of this connection will be explained.

메모리가 활성화되는 때는 임의이기 때문에 액세스가 개시될 때의 내부 기본 클록 신호의 상태는 액세스할 때마다 일정할 수는 없다. 한편 각각의 비트선 및 컬럼 디코더 C/D의 선택에는 일정한 신호 CNT1, 신호 CNT2, 신호 ΦA, ΦB, ΦC, ΦD의 상태가 필요하다.Since the memory is arbitrary when it is activated, the state of the internal basic clock signal at the time of access initiation cannot be constant with each access. On the other hand, the selection of each bit line and column decoder C / D requires the states of a constant signal CNT1, a signal CNT2, signals ΦA, ΦB, ΦC, and ΦD.

따라서 열 어드레스가 결정되어 액세스가 시작될 때에는 기본 클럭 신호 Φ1-Φ4의 상태와 어드레스에 의해 기본 클럭 신호와 신호 ΦA, ΦB, ΦC, ΦD의 접속 상태를 결정하여 신호 ΦA, ΦB, ΦC, ΦD가 올바른 상태에서 시작하도록 해 놓을 필요가 있다. 즉 항시 일정한 내부동작의 위상관계로 동작하도록 할 필요가 있다.Therefore, when the column address is determined and access is started, the connection state of the basic clock signal and the signals ΦA, ΦB, ΦC, and ΦD is determined by the state and address of the basic clock signals Φ1-Φ4 so that the signals ΦA, ΦB, ΦC, and ΦD are correct You need to start with the state. That is, it is necessary to always operate in a phase relationship of a constant internal operation.

제 9 도의 우측 부분은 좌측 부분과는 다른 접속의 경우를 도시하고 있다.The right part of FIG. 9 shows the case of connection different from the left part.

제 9 도에 있어서, 좌측에서의 접속은 도면의 도시와 같이 Φ4-ΦA, Φ1-ΦB, Φ2-ΦC, Φ3-ΦD의 대응 관계가 있고, 우측에서는 Φ2-ΦA, Φ3-ΦB, Φ4-ΦC, Φ1-ΦD의 대응 관계가 있는 것과 같이 다른 2가지의 접속 관계가 있다. 또 제 9 도에서는 신호 ΦA에서부터 차례로 상승시키고 있으나, 다른 신호 ΦB, ΦC, ΦD에서부터 차례로 상승시켜도 된다. 이 접속의 상태는 열 어드레스와 액세스를 개시하는 CLK 사이클에서의 기본 클럭 신호 Φ1-Φ4의 상태에 의하여 결정된다.In Fig. 9, the connection on the left side corresponds to Φ4-ΦA, Φ1-ΦB, Φ2-ΦC, Φ3-ΦD as shown in the figure, and on the right side, Φ2-ΦA, Φ3-ΦB, Φ4-ΦC There are two other connection relationships, such as the corresponding relationship of φ1-ΦD. In FIG. 9, the signal? A is raised in order, but other signals? B,? C, and? D may be raised in order. The state of this connection is determined by the state of the base clock signal .phi.1 -.phi 4 in the CLK cycle of initiating access.

다음에 이상 설명한 클럭 신호 등을 생성하는 구체적인 회로 구성에 대하여 설명한다.Next, a specific circuit configuration for generating the clock signal and the like described above will be described.

제 10 도는 외부 기본 클럭 신호 CLK에서 배주기의 클럭 신호(Ψ2)를 생성하는 회로 구성을 도시하는 도면이다.10 is a diagram showing a circuit configuration for generating a clock signal Ψ 2 of the double cycle from the external basic clock signal CLK.

제 10 도에 있어서, 20과 21은 클럭 인버터이고, 예를들면 클럭 인버터(21)에서는 CLK 신호가 "H"일때 인버터로서 기능하고, "L"일때에는 출력이 하이 임피던스가 된다. 제 10 도에 도시하는 회로구성에 의하면 CLK 신호가 2회 ''H""L"를 반복함으로써 신호(Ψ2)가 상태를 바꾸는 것을 알 수 있다.In FIG. 10, 20 and 21 are clock inverters, for example, the clock inverter 21 functions as an inverter when the CLK signal is "H", and when it is "L", the output becomes high impedance. According to the circuit configuration shown in FIG. 10, it can be seen that the signal Ψ2 changes state by the CLK signal repeating " H " " L " twice.

제 11 도는 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4를 생성하는 회로 구성을 도시하는 도면이다.11 is a diagram showing a circuit configuration for generating basic clock signals .phi.1, .phi.2, .phi.3, and .phi.4.

제 11 도에 있어서, 기본적으로는 제 10 도의 회로 동작과 동일하나, CLK 신호, CLK 반전 신호 대신에 신호 Ψ2, 반전 신호 Ψ2가 사용되므로 CLK 신호에서 보면 4배 주기의 클럭 신호가 생성되게 된다. 신호 Φ1, Φ2, Φ3, Φ4의 위상 관계는 회로 구성으로부터 명백하다.In FIG. 11, basically the same operation as the circuit of FIG. 10, but instead of the CLK signal and the CLK inverted signal, the signal? 2 and the inverted signal? 2 are used, so that a clock signal of four times the period is generated in the CLK signal. The phase relationship of the signals φ1, Φ2, Φ3, and Φ4 is apparent from the circuit configuration.

제 12a 도는 내부 기본 클럭 신호에서 실제의 회로 제어 클럭 신호 ΦA, ΦB, ΦC, ΦD를 생성하는 회로 구성을 도시하는 도면이다.FIG. 12A is a diagram showing a circuit configuration for generating actual circuit control clock signals .phi.A, .phi.B, .phi.C, and .phi.D from the internal basic clock signal.

제 12a 도에 있어서, 신호 Φ1, Φ2, Φ3, Φ4는 선택 신호 X1-X4에 따라서 어떻게 신호 ΦA, ΦB, ΦC, ΦD에 접속하는가를 결정하고 있다. 이 회로는 실제로는 출력 Y가 신호 ΦA, ΦB, ΦC, ΦD에 따라서 4개 존재한다.In Fig. 12A, the signals? 1,? 2,? 3, and? 4 determine how to connect to the signals? A,? B,? C, and? D in accordance with the selection signals X1-X4. In this circuit, there are actually four outputs Y according to the signals ΦA, ΦB, ΦC, and ΦD.

신호 X1-X4가 되는 선택 신호 A, B, C, D와 출력 Y가 되는 신호 ΦA, ΦB, ΦC, ΦD의 관계를 도시한 것이 제 12b 도이다. 예를들면 Y=ΦA에서는 X1=A, X2=B, X3=C, X4=D로 한 회로가 대응한다. 신호 A가 "H"이고, 신호 B-D가 "L"이면 제 12b 도에 도시하는 조합과 회로 구성에서 Φ1-ΦA, Φ2-ΦB, Φ3-ΦC, Φ4-ΦD의 대응 관계를 이루는 것을 알 수 있다.FIG. 12B shows the relationship between the selection signals A, B, C and D serving as the signals X1-X4 and the signals ΦA, ΦB, ΦC, and ΦD serving as the output Y. FIG. For example, a circuit in which X1 = A, X2 = B, X3 = C, and X4 = D corresponds to Y = ΦA. If the signal A is " H " and the signal BD is " L ", it can be seen that there is a correspondence relationship between Φ 1-Φ A, Φ 2- Φ B, Φ 3- Φ C, and Φ 4- Φ D in the combination and circuit configuration shown in Fig. 12B. .

제 13a 도는 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4의 상태에 의하여 신호 A, B, C, D를 생성하는 회로이다.13A is a circuit for generating signals A, B, C, and D according to the states of the basic clock signals .phi.1, .phi.2, .phi.3, and .phi.4.

제 9 도와 같이 신호 Φ3은 신호 Φ1의 역상(逆相), 신호 Φ4는 신호 Φ2의 역상이므로 제 13a 도에 도시하는 회로의 입력은 신호 Φ1, Φ2, 반전 신호 Φ1, 반전 신호 Φ2로 되어 있다. 신호 Φ1, Φ2의 상태의 4개의 조합에 의하여 기본 클럭 신호의 모든 상태가 결정된다. 이 회로는 실제로는 출력 Xi가 신호 A, B, C, D에 따라서 4개 존재한다.As in the ninth diagram, the signal? 3 is the reverse phase of the signal? 1, and the signal? 4 is the reverse phase of the signal? 2, so that the inputs of the circuit shown in Fig. 13A are the signals? 1,? 2, the inverted signal? 1, and the inverted signal? 2. All four states of the basic clock signal are determined by the four combinations of the states of the signals? 1 and? 2. This circuit actually has four outputs Xi in accordance with signals A, B, C, and D.

신호 X1-X4가 되는 액세스의 선두 어드레스로부터 결정되는 선택 신호 α,β,γ,δ와 출력 Xi가 되는 신호 A, B, C, D의 관계를 도시한 것이 제 13b 도이다. 예를들면 출력 Xi=A에서는 Xi=α, X2=β, X3=γ,X4=δ로 한 회로가 대응한다. 선두 어드레스의 상태에서 β가 "H"이고, α,γ,δ가 "L"이며, 또 그때의 기본 클럭 신호의 상태가 신호 Φ1은 "H", 신호 Φ2는 "L"이면 제 13b 도에 도시하는 조합과 회로 구성으로부터 신호 A만이 "H"가 되는 것을 알 수 있다.FIG. 13B shows the relationship between the selection signals α, β, γ, δ determined from the head address of the access serving as the signals X1-X4 and the signals A, B, C, D serving as the output Xi. For example, at output Xi = A, a circuit in which Xi = α, X2 = β, X3 = γ, and X4 = δ corresponds. If β is " H ", α, γ, and δ are " L " in the state of the head address, and the state of the basic clock signal at that time is signal " H " and " L " It can be seen from the combination and circuit configuration shown that only the signal A becomes " H ".

제 14 도는 선두 어드레스의 하위의 2비트 A0c와 A1c에서 신호 α,β,γ,δ를 생성하는 회로 구성을 도시하고 있다.FIG. 14 shows a circuit configuration for generating signals?,?,?,? In two bits A0c and A1c below the head address.

제 14 도에 있어서 하위의 2비트는 제 7 도에서 시리얼하게 차례로 액세스되는 메모리 어레이, 즉 신호 ΦA, ΦB, ΦC, ΦD에 대응하고 있다. 어느 메모리 어레이로부터 시리얼 액세스가 시작되는가, 그때의 기본 클럭 신호의 상태가 어떤가에 따라서 신호 ΦA, ΦB, ΦC, ΦD와 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4와의 접속의 방법이 결정되므로 선두 어드레스에 의한 제 14 도에 도시하는 선택 신호를 생성하는 회로가 필요해짐은 상기한 바와 같다.In FIG. 14, the lower two bits correspond to the memory arrays sequentially accessed in FIG. 7, that is, signals? A,? B,? C, and? D. Depending on which memory array starts serial access and the state of the base clock signal at that time, the method of connection between the signals ΦA, ΦB, ΦC, ΦD and the base clock signals Φ1, Φ2, Φ3, and Φ4 is determined. The circuit for generating the selection signal shown in FIG. 14 is required as described above.

제 14 도에 도시하는 회로는 선두 어드레스가 되는 어드레스 신호를 취입할때에 제어 신호 S가 일시적으로 "H"로 되고, 어드레스의 상태에 따라서 신호 α,β,γ,δ중의 1개가 일시적으로 "H"로 된다. 이 신호에 따라서 제 13a 도의 신호 A-D중 어느 하나가 "H"로 된다. 제 13a 도에 도시하는 회로 구성에서 출력 Xi가 래치로 되고 있는 것은 신호 X1-X4에 대응하는 신호 α,β,γ,δ가 일시적으로 밖에 "H"로 되지 않기 때문에 이 기간을 지나도 신호 A-D의 상태를 유지하기 위한 것이다.In the circuit shown in Fig. 14, the control signal S temporarily becomes " H " upon receiving the address signal serving as the head address, and one of the signals?,?,?,? H ". According to this signal, any one of the signals A-D in Fig. 13A becomes " H ". In the circuit configuration shown in Fig. 13A, the output Xi is latched because the signals?,?,?,? Corresponding to the signals X1-X4 temporarily become " H " It is to maintain the state.

이상의 설명과 같이 기본 클럭 신호로부터 신호 ΦA, ΦB, ΦC, ΦD를 생성하면 선두 어드레스에 관계없이 내부 제어의 위상관계는 일정해진다.As described above, when the signals? A,? B,? C, and? D are generated from the basic clock signal, the phase relationship of the internal control becomes constant regardless of the head address.

다음에 시리얼 액세스를 실시하기 위하여 지정부(13)에 포함되는 카운터 회로의 구성예를 제 15 도에 도시한다.Next, FIG. 15 shows an example of the configuration of the counter circuit included in the designation unit 13 to perform serial access.

제 15 도의 카운터는 반가산 회로(21)와 래치 회로(22)로 구성되어 있고, 그밖에 카운터에 선두 어드레스를 세트하기 위한 제어 회로(23)와 제 7 도에 도시한 컬럼 디코더(5)에의 입력이 되는 신호 CNT2를 위한 래치회로(24)로 구성되어 있다. 반가산 회로(21), 래치 회로(22,24)는 열 어드레스를 구성하는 비트의 수만큼 존재한다.The counter of FIG. 15 is composed of a half-addition circuit 21 and a latch circuit 22. In addition, a control circuit 23 for setting a head address in the counter and inputs to the column decoder 5 shown in FIG. And a latch circuit 24 for the signal CNT2. The half addition circuit 21 and the latch circuits 22 and 24 exist by the number of bits constituting the column address.

반가산 회로(21)의 출력을 비트로서 가지는 어드레스가 입력 어드레스(IAis를 비트로서 가지는 어드레스)에 +1한 것으로 되어 있는 것은 최하위 비트 i=0의 캐리 입력 T-1이 VDD로 되어 있고, "H"인 것에서 명백하다. 이 +1된 출력을 적당한 시기에 래치하여 출력하는 것이 래치 회로(22) 및 제어 회로(23)이다.The address having the output of the half-addition circuit 21 as a bit is +1 to the input address (the address having IAis as a bit). The carry input T- 1 of the least significant bit i = 0 is V DD . It is obvious from being "H". The latch circuit 22 and the control circuit 23 latch and output this +1 output at an appropriate time.

래치 회로 (22)는 신호 D가 상승했을때에 반가산 회로(21)의 출력을 신호 CNT1의 어드레스 비트인 IAis로서 출력하고 다음에 재차 신호 D가 상승되기까지 그 상태를 래치해 놓는다.When the signal D rises, the latch circuit 22 outputs the output of the half-addition circuit 21 as IAis, which is the address bit of the signal CNT1, and latches the state until the signal D rises again.

제어 회로(23)는 선두 어드레스를 카운터에 세트할때 신호 D를 래치 회로(22)에는 전달하지 않고, 열 어드레스를 신호 CNT1으로서 래치 회로(22)로부터 출력하도록 하는 제어 회로이다.The control circuit 23 is a control circuit which outputs the column address from the latch circuit 22 as the signal CNT1 without transmitting the signal D to the latch circuit 22 when the head address is set to the counter.

래치 회로(24)는 신호 CNT2의 어드레스 비트 IAis를 지연해서 신호 ΦB의 상승으로부터 신호 CNT2의 어드레스 비트로서 출력하고, 다음에 재차 신호 ΦB가 상승할 때까지 래치해 놓는 것이다. 이와 같은 회로구성에 의하여 제 9 도에 도시하는 신호 CNT1, CNT2가 얻어질 수 있다.The latch circuit 24 delays the address bit IAis of the signal CNT2 and outputs it as the address bit of the signal CNT2 from the rise of the signal? B, and then latches it until the signal? B rises again. By such a circuit configuration, the signals CNT1 and CNT2 shown in FIG. 9 can be obtained.

이상과 같은 제어방식 및 구성을 갖는 기억 장치에 의하면 고속모드에서의 사용에 있어서 크리티컬한 타이밍을 필요로 하는 많은 제어 신호를 사용하지 않고 액세스할 수 있는 것이 고속 시리얼 클럭 신호 CLK로 전부를 제어할 수 있다는 것으로부터 명백하고 제어가 용이해진다.According to the storage device having the above-described control method and configuration, all of the high speed serial clock signal CLK can be accessed without using many control signals requiring critical timing for use in the high speed mode. It is evident from that and it becomes easy to control.

또, 내부의 동작은 몇몇의 클럭 신호로서의 인터리브로 실시되기 때문에 고속 액세스 사이클의 수배의 주기로 내부의 동작을 실행시키면 되고, 고속화에 대응하는 특별한 회로 기술이 필요하지 않는 것도 명백하다.In addition, since the internal operation is performed by interleaving as some clock signals, it is obvious that the internal operation may be executed at a cycle of several times of fast access cycles, and it is obvious that no special circuit technique corresponding to high speed is required.

또 액세스에서의 내부의 회로 부분 동작의 위상이 액세스의 선두 어드레스에 의하지 않고 일정해지도록 한 것으로 선두 어드레스에 대한 어떠한 제한도 없게된 것도 명백하다.It is also apparent that the phase of the internal circuit part operation in the access is made constant regardless of the access address of the access, so that there is no restriction on the beginning address.

지금까지 본 발명을 양호한 실시예로서 설명하였지만 본 발명은 이것에 한정되는 것이 아니다. 또, 특허청구의 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것이며 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하기 위한 의도로 병기한 것은 아니다.Although the present invention has been described as a preferred embodiment, the present invention is not limited thereto. In addition, drawing reference numerals written in the constituent requirements of the claims are for the purpose of facilitating the understanding of the present invention and are not intended to limit the technical scope of the present invention to the embodiments shown in the drawings.

이상의 설명과 같이 본 발명에 따르면 기본 클럭 신호에 있어서의 특정된 사이클로부터의 사이클 수에 따라서 내부 동작을 제어하도록 했기 때문에 제어가 용이하고 고속의 액세스 동작을 가능케 한 반도체 기억장치를 제공할 수 있다.As described above, according to the present invention, since the internal operation is controlled in accordance with the number of cycles from the specified cycle in the basic clock signal, it is possible to provide a semiconductor memory device which is easy to control and enables high-speed access operation.

Claims (10)

행렬상으로 배치된 복수의 메모리셀을 가진 메모리셀 어레이(2)와 ; 외부에서 공급된 기본 클럭 신호를 수신하고 상기 기본 클럭 신호의 수를 카운트하는 제 1 회로(5)와 ; 복수의 외부 공급된 제어 신호를 수신하고 상기 제 1 회로에 의해 카운트된 기본 클럭 신호의 카운트에 기초하는 제 1 및 제 2 내부 제어 신호를 발생하는 제 2 회로(6)와 ; 외부 공급된 어드레스 신호 및 상기 제 1 내부 제어 신호를 수신하고 상기 제 1 내부 제어 신호에 따라 상기 어드레스 신호를 취입 및 래치하는 제 3 회로(3)와 ; 상기 제 2 내부 제어 신호 및 상기 메모리셀 어레이로부터 판독되고 상기 제 3 회로에 의해 래치된 어드레스 신호에 대응하는 데이타 신호를 수신하고 클럭 신호에 따라 상기 데이타 신호를 출력하는 제 4 회로(4)를 포함하고 ; 상기 데이타 신호의 출력은 상기 제 4 회로가 상기 제 2 내부 신호를 수신할때 개시되는 것을 특징으로 하는 반도체 기억 장치.A memory cell array 2 having a plurality of memory cells arranged in a matrix; A first circuit 5 for receiving an externally supplied base clock signal and counting the number of the base clock signals; A second circuit (6) for receiving a plurality of externally supplied control signals and for generating first and second internal control signals based on the count of the basic clock signals counted by the first circuit; A third circuit (3) for receiving an externally supplied address signal and the first internal control signal and accepting and latching the address signal in accordance with the first internal control signal; A fourth circuit (4) for receiving a data signal corresponding to the second internal control signal and the address signal read from the memory cell array and latched by the third circuit and outputting the data signal in accordance with a clock signal and ; And the output of the data signal is initiated when the fourth circuit receives the second internal signal. 제 1 항에 있어서, 상기 제 2 회로는 외부 공급된 제어 신호중 하나이며 활성상태와 비활성상태를 갖는 제 1 신호(CE)를 수신하고, 상기 제 3 회로는 상기 제 1 신호가 비활성상태로부터 활성상태로 변환된 직후에 클럭 신호가 제 1 상태로부터 제 2 상태로 변환할때 어드레스 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.2. The circuit of claim 1, wherein the second circuit is one of an externally supplied control signal and receives a first signal CE having an active state and an inactive state, wherein the third circuit is activated from the inactive state of the first signal. And an address signal is latched when the clock signal is converted from the first state to the second state immediately after the conversion. 제 2 항에 있어서, 제 3 회로는 상기 제 1 신호가 비활성상태로부터 활성상태로 변환된 후에 클럭 신호가 제 1 상태로부터 제 2 상태로 N(N2)회 변환할때 다른 어드레스 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.3. The circuit of claim 2, wherein the third circuit is configured to perform N (N) operation from the first state to the second state after the first signal is converted from the inactive state to the active state. 2) A semiconductor memory device characterized by latching a different address signal during conversion. 제 2 항에 있어서, 제 4 회로는 상기 제 1 신호가 비활성상태로부터 활성상태로 변환된 후에 클럭 신호가 제 1 상태로부터 제 2 상태로 M(M2)회 변환할때 데이타 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.4. The method of claim 2, wherein the fourth circuit is further configured to perform M (M) operation from the first state to the second state after the first signal is converted from the inactive state to the active state. 2) A semiconductor memory device characterized by outputting a data signal during conversion. 제 4 항에 있어서, 상기 제 4 회로는 클럭 신호와 동기되게 데이타 신호를 복수회 출력하는 것을 특징으로 하는 반도체 기억 장치.The semiconductor memory device according to claim 4, wherein the fourth circuit outputs a data signal a plurality of times in synchronization with a clock signal. 제 1 항에 있어서, 상기 제 2 회로는 활성상태와 비활성상태를 갖는 외부공급 클럭 마스크를 수신하고 ; 상기 제 1 회로는 상기 클럭 마스크 신호가 활성상태에 있을때 클럭 신호의 카운트를 스킵하는 것을 특징으로 하는 반도체 기억 장치.2. The apparatus of claim 1, wherein the second circuit receives an externally supplied clock mask having an active state and an inactive state; And said first circuit skips a count of clock signals when said clock mask signal is in an active state. 제 1 항에 있어서, 상기 제 2 회로는 활성상태와 비활성상태를 갖는 출력 인에이블 신호를 수신하고 ; 상기 제 4 회로의 출력은 상기 출력 인에이블 신호가 비활성상태에 있을때 고임피던스 상태로 되는 것을 특징으로 하는 반도체 기억 장치.2. The apparatus of claim 1, wherein the second circuit is further configured to: receive an output enable signal having an active state and an inactive state; And the output of the fourth circuit is in a high impedance state when the output enable signal is in an inactive state. 제 2 항에 있어서, 상기 제 2 회로는 외부 공급된 것으로서 활성상태와 비활성상태를 갖는 제 2 신호(CL)를 수신하고 ; 상기 제 3 회로는 상기 제 2 신호가 비활성상태로부터 활성상태로 변환된 직후에 클럭신호가 제 1 상태로부터 제 2 상태로 변환할때 다른 어드레스 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.3. The apparatus of claim 2, wherein the second circuit receives an externally supplied second signal CL having an active state and an inactive state; And said third circuit latches another address signal when a clock signal transitions from a first state to a second state immediately after said second signal is converted from an inactive state to an active state. 제 1 항에 있어서, 상기 제 2 회로는 독출상태와 기록상태를 갖는 독출/기록 신호 및 활성상태와 비활성상태를 갖는 독출/기록 래치 신호를 수신하고, 독출/기록 래치 신호가 비활성상태로부터 활성상태로 변환된 직후 클럭 신호가 제 1 상태로부터 제 2 상태로 변환할때 상기 독출/기록 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.2. The second circuit of claim 1, wherein the second circuit receives a read / write signal having a read state and a write state and a read / write latch signal having an active state and an inactive state, and the read / write latch signal is activated from an inactive state. And latching the read / write signal when the clock signal is converted from the first state to the second state immediately after the conversion. 제 5 항에 있어서, 상기 제 2 회로는 활성상태와 비활성상태를 갖는 외부 공급된 클럭 마스크 신호를 수신하고 ; 상기 제 4 회로의 데이타 출력은 상기 클럭 마스크 신호가 활성상태에 있을때 중단되는 것을 특징으로 하는 반도체 기억 장치.6. The apparatus of claim 5, wherein the second circuit receives an externally supplied clock mask signal having an active state and an inactive state; And the data output of the fourth circuit is interrupted when the clock mask signal is in an active state.
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