KR950012070B1 - Interface between 32-bit unit telecom module and a.t.m disassemblekey - Google Patents

Abstract

The interface comprises a counter for counting 53 notation so as to couple ATM cell disassembler processing a byte unit operation on the basis of an asynchronous transmission mode cell of 53 octet, with a module processing an operation of 32 bit on the basis of a module telecommunication cell of 56 octet; first to fourth and eighth bit buffers for storing data to be transmitted to the ATM cell disassembler, the first to fourth and eighth bit buffers being used as FIFO buffers; and a unit converting part for performing a proper buffer access by an empty flag signal from any one of the buffers.

Description

32비트 단위 통신 모듈과 에이.티.엠 셀 디스어셈블러와의 인터 페이스 장치Interface device between 32-bit communication module and AMC M Disassembler

제1도는 본 발명에 따른 전체 블럭 구성도1 is an overall block diagram according to the present invention

제2도는 본 발명에 따른 단위 변환회로의 블럭구성도2 is a block diagram of a unit conversion circuit according to the present invention.

제3도의 동작 타이밍도3 operation timing diagram

본 발명은 53옥텟의 비동기 전달모드(이하, ATM이라 함) 셀을 기본으로 바이트 단위의 동작처리를 수행하는 ATM 셀 디스어셈블러와 56 옥텟의 모듈통신용 셀을 기본으로 32비트 단위의 동작처리를 수행하는 모듈간의 접속을 위한 32비트 단위 통신모듈과 ATM 셀 디스어셈블러와의 인터페이스 장치에 관한 것이다.According to the present invention, an ATM cell disassembler that performs byte-based operation processing based on a 53-octet asynchronous transfer mode (hereinafter referred to as ATM) cell and a 32-bit unit operating processing based on a 56-octet module communication cell is performed. The present invention relates to an interface device between an ATM cell disassembler and a 32-bit communication module for connection between modules.

종래의 기술은 데이타 전송 클럭을 약 30MHz로 하고 8비트 단위로 처리함으로써 전송속도가 약 250Mbps로 제한되는 문제점이 있으며, 일반적으로 모듈통신용 셀의 상위 3옥텟은 물리계층의 물리매체 접속과 관련된 프레임 동기를 위해 사용되며 나머지 53옥텟은 ATM 셀과 맵핑된다. 따라서 수신된 56옥텟의 모듈통신용 셀의 최상위 3옥텟은 ATM 셀 디스어셈블러로 전달하지 않을 필요가 있다.The conventional technology has a problem in that the data rate clock is about 30 MHz and the data rate is limited to about 250 Mbps by processing in 8-bit units. In general, the upper three octets of the cell for module communication are frame synchronization associated with physical media connection of the physical layer. The remaining 53 octets are mapped to ATM cells. Therefore, the top three octets of the received 56 octet module communication cell need not be forwarded to the ATM cell disassembler.

따라서, 상기 문제점 해결 및 필요에 부응하기 위해 안출된 본 발명은 ATM 셀 디스어셈블러의 53옥텟의 ATM 셀 단위 동작을 보장하기 위해 ATM 셀의 첫번째 옥텟이 전달됨과 동시에 셀 시작신호와 함께 53옥텟의 ATM 셀 비트 데이타 전송주기동안 유효 셀 표시 신호를 발생하는 인터페이스 장치를 제공하는데 그 목적이 있다.Accordingly, the present invention devised to meet the above problem and needs is to provide a 53-octet ATM cell with a cell start signal at the same time that the first octet of the ATM cell is delivered to ensure 53-octet ATM cell operation of the ATM cell disassembler. It is an object of the present invention to provide an interface device for generating a valid cell display signal during a bit data transmission period.

상기 목적을 달성하기 위하여 본 발명은, 53옥텟의 비동기 전달모드셀을 기본으로 바이트 단위의 동작 처리를 수행하는 ATM 셀 디스어셈블러와 56옥텟의 모듈통신용 셀을 기본으로 32비트 단위의 동작 처리를 수행하는 모듈간의 접속을 위해 53진 카운터로 동작하는 카운트 수단, ATM 셀 디스어셈블러로 전달될 데이타를 저장하여 선입선출버퍼(FIFO)로 동작하는 제1 내지 제4, 8비트 버퍼, 상기 카운트 수단의 카운터 출력값과 상기 제1 내지 제4버퍼 중 어느 하나의 버퍼로 부터의 앰티 플래그 신호에 의해 적절한 버퍼 액세스를 수행하는 단위변환수단을 구비한 것을 특징으로 한다.In order to achieve the above object, the present invention provides an ATM cell disassembler that performs byte-based operation processing based on a 53-octet asynchronous transfer mode cell and a 32-bit unit based on a 56-octet module communication cell. A count means for operating as a 53-definition counter for connection between modules, first to fourth, 8-bit buffers for storing data to be transmitted to an ATM cell disassembler and acting as a first-in first-out buffer (FIFO), and a counter output value of the count means And unit converting means for performing appropriate buffer access by an empty flag signal from any one of the first to fourth buffers.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제1도는 본 발명에 따른 전체 블럭 구성도로서, 도면에서 11은 카운트 회로, 12는 단위 변환회로, 13 내지 16은 버퍼를 각각 나타낸다.1 is an overall block diagram according to the present invention, where 11 is a count circuit, 12 is a unit conversion circuit, and 13 to 16 are buffers, respectively.

도면에 도시한 바와 같이 본 발명은, ATM 셀 디시어셈블러와 접속된 통신모듈로 부터 32비트의 데이타를 최상위비트, 즉 모듈 통신용 셀 데이타의 31번 비트로 부터 24번 비트까지, 23번 비트로 부터 16번 비트까지, 15번 비트로 부터 8번 비트까지, 7번 비트로 부터 최하위 비트인 0번 비트까지의 순서로 각각 제1버퍼(13), 제2버퍼(14), 제3버퍼(15) 및 제4버퍼(16)에 관련 입력신호와 함께 8비트 단위로 32비트를 동시에 입력시킨다.As shown in the figure, the present invention provides 32-bit data from the communication module connected to the ATM cell disassembler to the most significant bit, that is, from bits 31 to 24 of the module communication cell data, from bits 23 to 16. 1st buffer 13, 2nd buffer 14, 3rd buffer 15, and 4th in order from bit 15 to bit 8, bit 7 to bit 0, the least significant bit. 32 bits are simultaneously input to the buffer 16 together with an associated input signal.

여기서, 제1버퍼(13), 제2버퍼(14), 제3버퍼(15) 및 제4버퍼(16)는 모두 FIFO로 동작한다.Here, the first buffer 13, the second buffer 14, the third buffer 15 and the fourth buffer 16 all operate as a FIFO.

이때, 상기 제1버퍼(13) 내지 제4버퍼(16)까지의 4개의 버퍼 중 임의 버퍼로 부터의 앰티 플래그의 값이 0에서 1로 변하는 순간, 상기 카운터 회로(11)의 53 진 카운터는 53 값으로 로딩되고 이에 따른 카운터 회로(11)의 카운터 출력값에 따라 단위변화회로(12)에 의한 53 옥텟의 ATM 셀이 바이트 단위로 ATM 셀 디스어셈블러에 전달하기 시작한다.At this time, when the value of the empty flag from any one of the four buffers from the first buffer 13 to the fourth buffer 16 changes from 0 to 1, the 53-definition counter of the counter circuit 11 is The 53-octet ATM cell by the unit change circuit 12 starts to be delivered to the ATM cell disassembler in bytes in accordance with the counter output value of the counter circuit 11 accordingly.

단위변환회로(12)는 7비트 입력에 대해 10비트 출력의 디코더 회로처럼 동작한다. 즉, 임의의 버퍼로 부터의 앰티 플래그와 6비트의 카운터출력값에 따라서 제1버퍼(13) 내지 제4버퍼(16) 중의 적절한 버퍼를 액세스하며, 이 때 반드시 ATM 셀 순서 무결성(cell sequence integrity)를 보장해야 한다.The unit conversion circuit 12 operates like a decoder circuit of a 10 bit output for a 7 bit input. That is, the appropriate buffer in the first buffer 13 to the fourth buffer 16 is accessed according to the empty flag and the 6-bit counter output value from an arbitrary buffer, and at this time, the ATM cell sequence integrity must be accessed. Should be ensured.

제2도는 본 발명에 따른 단위 변환회로의 블럭구성도로서, 도면에서 17은 카운터 디코더, 18은 프레임 동기 제어회로를 각각 나타낸다.2 is a block diagram of a unit conversion circuit according to the present invention, in which 17 represents a counter decoder and 18 represents a frame synchronization control circuit.

도면에 도시한 바와 같이, 상기 단위변화회로(12)는 56옥텟의 모듈통신용 셀을 53옥텟의 ATM 셀로 변환하기 위한 프레임동기신호와 셀 시작신호를 발생하기 위해 카운터 회로(11)의 출력값을 디코딩하는 카운터 디코더(17)와 프레임 동기 신호에 의해 56옥텟의 모듈통신용 셀의 첫 4옥텟 중 상위 3옥텟 프레임동기 부분을 제거하는 프레임동기 제거회로(15)로 구성된다.As shown in the figure, the unit change circuit 12 decodes an output value of the counter circuit 11 to generate a frame synchronization signal and a cell start signal for converting a 56-octet module communication cell into a 53-octet ATM cell. And a frame synchronizer elimination circuit 15 for removing the upper three octets of the frame sync portion of the first four octets of the 56-octet module communication cell by the frame decoder signal.

이와 같은 동작을 제3도의 동작 타이밍도를 이용하여 설명하면, 기본적으로 버퍼가 비어있지 않은 한, 액세스는 항상 일어나게 되며, 단위변환회로(12)는 카운터출력값이 0인 경우 56옥텟의 모듈통신용 셀의 첫 4옥텟에 해당하는 32비트로 인식하고 버퍼(13), 버퍼(14) 및 버퍼(15)에 들어 있는 상위 3옥텟 프레임 동기 부분을 제거하고 버퍼(16)에 들어있는 마지막 하위 1옥텟(53옥텟 ATM 셀의 첫 옥텟)만을 ATM 셀 디스어셈블러로 출력시킨다. 이를위해 각 버퍼로의 액세스는 두 단계로 이루어지는데, 일차적으로 버퍼로 부터 데이타를 읽어 레지스터에 저장하고, 다음 단계에서 레지스터로 부터 출력시키도록 하여, 카운터출력값이 0인 경우에는 제1버퍼 내지 제4버퍼(13 내지 16) 4개의 버퍼로 부터 1바이트씩의 데이타를 읽기신호 0, 읽기신호 1, 읽기신호 2 및 읽기신호 3에 의해 동시에 레지스터로 일단 들어온 후, 출력은 출력신호3에 의해 버퍼(16)로 부터의 1바이트만을 출력시킨다. 이와 함께 셀 시작신호를 발생하며 유효 셀 표시 신호도 인에이블된다.If such an operation is described using the operation timing diagram of Fig. 3, access will always occur unless the buffer is basically empty, and the unit conversion circuit 12 has 56 octets of module communication cells when the counter output value is zero. Recognizes the 32 bits corresponding to the first 4 octets of the first < RTI ID = 0.0 > octet < / RTI > Only the first octet of the octet ATM cell is output to the ATM cell disassembler. To do this, access to each buffer is performed in two stages. First, data is read from the buffer, stored in a register, and output from the register in the next step. 4 buffers (13 to 16) Once one byte of data from four buffers is simultaneously input into the register by read signal 0, read signal 1, read signal 2 and read signal 3, the output is buffered by output signal 3. Only 1 byte from (16) is output. In addition, a cell start signal is generated and an effective cell display signal is also enabled.

카운터 출력값이 1씩 증가되어 52까지 가는 동안 읽기신호 0 및 출력신호 0, 읽기신호 1및 출력신호 1, 읽기신호 2 및 출력신호 2, 읽기신호 3 및 출력신호 3의 순서로 해당 버퍼에서 읽어서 출력된다. 상기 카운터회로(11)의 카운터 출력값이 52에서 53으로 바뀌는 순간 카운터회로(11)는 리셋되어 카운터 출력값 0을 만들에 되어 앰티 플래그가 1인 한 앞서 설명한 동작이 계속 반복된다. 만약, 카운터 출력값이 0이면서 앰티 플래그가 0이 되면, 상기 단위변환 회로(12)의 모든 읽기신호 및 출력신호가 디스에이블하게 되고 카운터의 출력값은 계속 0을 나타내게 되며, 유효 셀 표시 신호도 디스에이블하게 된다.While the counter output value is increased by 1 and goes to 52, it is read out from the corresponding buffer in the order of read signal 0 and output signal 0, read signal 1 and output signal 1, read signal 2 and output signal 2, read signal 3 and output signal 3. do. As soon as the counter output value of the counter circuit 11 changes from 52 to 53, the counter circuit 11 is reset to produce the counter output value 0, and the above-described operation is repeated as long as the empty flag is 1. If the counter output value is 0 and the empty flag is 0, all read signals and output signals of the unit conversion circuit 12 are disabled, and the output value of the counter continues to display 0, and the valid cell display signal is also disabled. Done.

상기한 바와 같이 본 발명은, ATM에 기초한 광대역 종합정보 통신망의 가입자 액세스 망내의 ATM계층 수신 기능처리부에 해당하는 셀 디스어셈블러와 하위의 155Mbps, 622Mbps, 또는 GbPs급의 고속 물리매체 접속부 및 공유매체 액세스부와의 인터페이스 장치로 사용될 수 있다.As described above, the present invention provides a cell disassembler corresponding to an ATM layer receiving function processing unit in a subscriber access network of an ATM based broadband integrated information network, and a high speed physical medium access unit and shared medium access unit of 155Mbps, 622Mbps, or GbPs level. It can be used as an interface device with.

Claims (2)

53 옥텟의 비동기 전달모드(이하, ATM이라 함)셀을 기본으로 바이트 단위의 동작 처리를 수행하는 ATM 셀 디스어셈블러와 56옥텟의 모듈통신용 셀을 기본으로 32비트 단위의 동작 처리를 수행하는 모듈간의 접속을 위해 53진 카운터로 동작하는 카운트 수단(11), ATM 셀 디스어셈블러로 전달될 데이타를 저장하여 선입선출버퍼(FIFO)로 동작하는 제1 내지 제4, 8비트 버퍼(13 내지 16).A connection between an ATM cell disassembler that performs byte-based operation processing based on a 53-octet asynchronous transfer mode (hereinafter referred to as ATM) cell and a module that performs 32-bit operation processing based on a 56-octet module communication cell. A counting means (11) acting as a 53-definition counter for the first to fourth data buffers (13 to 16) for storing data to be transmitted to the ATM cell disassembler and operating as a first-in first-out buffer (FIFO). 상기 카운트 수단(11)의 카운터 출력값과 상기 제1 내지 제4버퍼(13 내지 16) 중 어느 하나의 버퍼로 부터의 앰티 플래그 신호에 의해 적절한 버퍼 액세스를 수행하는 단위변환수단(12)을 구비한 것을 특징으로 하는 32비트 단위 통신모듈과 ATM 셀 디스어셈블러와의 인터페이스 장치.And unit conversion means (12) for performing appropriate buffer access by means of an empty flag signal from any one of the first to fourth buffers (13 to 16) and the counter output value of the counting means (11). An interface device between a 32-bit unit communication module and an ATM cell disassembler. 제1항에 있어서, 상기 단위 변환수단(12)은; 상기 카운트 수단(11)으로 부터의 카운터 출력값의 디코딩을 위한 카운터 디코더(17)와 디코딩 결과에 따라 56 옥텟의 모듈 통신용 셀로 부터 3 옥텟의 프레임 동기를 제거하기 위한 프레임 동기 제거수단(18)은 구비하는 것은 특징으로 하는 32 비트 단위 통신모듈과 ATM 셀 디스어셈블러와의 인터페이스 장치.The method of claim 1, wherein the unit conversion means (12); The counter decoder 17 for decoding the counter output value from the counting means 11 and the frame synchronization removing means 18 for removing three octets of frame synchronization from the 56-octet module communication cell according to the decoding result are provided. Interface device between a 32-bit unit communication module and an ATM cell disassembler.