KR0154490B1 - Apparatus for converting atm cell in bisdn - Google Patents
Apparatus for converting atm cell in bisdnInfo
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Abstract
본 발명은 카운터를 이용하여 ATM셀의 중간 중간에 변환 데이터 공간을 만들 수 있도록 정합하는 광대역 통신의 ATM셀 변환장치에 관한 것으로서, 본 발명에서는 동기용 데이터를 삽입하기 위한 공간을 카운터를 이용하여 ATM셀의 중간 중간에 자유롭게 형성함으로써 ATM셀에 정보를 다양하게 삽입할 수 있으며, 이와 같은 방식으로 ATM셀에 공간을 다양하게 형성해서 서비스를 다양하게 실시할 수도 있다.The present invention relates to an ATM cell conversion apparatus for broadband communication, which matches a data center in the middle of an ATM cell by using a counter. In the present invention, a space for inserting synchronization data is provided using an ATM. By freely forming in the middle of the cell, it is possible to insert a variety of information in the ATM cell, in this way it is possible to form a variety of space in the ATM cell to perform a variety of services.
Description
제1도는 본 발명에 따른 광대역 통신의 에이티엠 셀 변환 장치의 일 실시예를 나타낸 블록도.1 is a block diagram showing an embodiment of an AT cell conversion apparatus of broadband communication according to the present invention.
제2도는 제1도에 따른 64바이트 변환부의 일 실시예를 나타낸 블록도.FIG. 2 is a block diagram showing an embodiment of a 64-byte conversion unit according to FIG. 1; FIG.
제3도는 제2도에 따른 셀 리드 제어부의 일 실시예를 나타낸 블록도.3 is a block diagram illustrating an embodiment of a cell lead controller according to FIG. 2.
제4도는 본 발명에 따른 광대역 통신의 에이티엠 셀 변환 장치의 동작을 설명하기 위한 타이밍도.4 is a timing diagram for explaining the operation of the AT cell conversion apparatus of the broadband communication according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 64바이트 변환부 12 : 버퍼11: 64 byte conversion unit 12: buffer
13 : 신호 동기부 21,22 : 제1,제2카운트 6413: signal synchronization unit 21, 22: first and second count 64
23 : ATM셀 변환 위치 결정부 24 : 셀 리드 제어부23: ATM cell conversion position determination unit 24: cell lead control unit
25,35 : 제1,제2부정회로 31 : 조합부25, 35: first and second negative circuit 31: combination
32,34 : 제1,제2D플립플롭 33 : 논리합 회로32,34: 1st, 2D flip-flop 33: logical sum circuit
본 발명은 광대역 통신의 에이티엠(이하, ATM이라 칭함)셀 변환 장치에 관한 것으로, 특히, 카운터를 이용하여 ATM셀의 중간 중간에 변환 데이터 공간을 만들 수 있도록 정합하는 광대역 통신의 ATM셀 변환 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an ATM cell conversion device for broadband communication, and more particularly, to an ATM cell conversion device for matching to create a conversion data space in the middle of an ATM cell using a counter. It is about.
일반적으로, 광대역 전송 시스템(Broadband transmission system)이란 전송하는 디지털 신호의 비트율이 수백 Mbps 또는 수 Gbps에 이르는 전송 시스템으로, 주파수 분할 방식 또는 시분할 방식의 다중화 처리를 통해 높은 비트율 신호를 만들거나, 비동기식 전달 모드(ATM)에 의해 ATM셀 흐름의 형태로 만들어서 광 전송하는 것이 일반적이다.In general, a broadband transmission system is a transmission system in which the bit rate of a digital signal to be transmitted is hundreds of Mbps or several Gbps, and a high bit rate signal is generated through a frequency division or time division multiplexing process or asynchronous transmission. It is common to make optical transmission by making ATM cell flow by mode (ATM).
이와 같은 표준 ATM셀은 각각 53바이트로 이루어지며, ATM스위치를 위한 별도의 추가 데이터를 갖을 수도 있는데, 이 경우에는 56바이트, 57바이트 등을 갖을 수 있다.Each of these standard ATM cells consists of 53 bytes, and may have additional data for an ATM switch. In this case, the standard ATM cells may have 56 bytes, 57 bytes, and the like.
그리고 ATM셀의 직렬 통신 경로는 약 155Mbps대의 고속 동기를 위한 추가 데이터를 필요로 한다.The serial communication path of an ATM cell requires additional data for high speed synchronization of about 155 Mbps.
이와 관련하여, 본 발명의 목적은 추가되는 동기용 데이터를 삽입하기 위한 공간을 ATM셀의 중간 중간에 자유롭게 형성할 수 있는 정합 기능을 실현할 수 있는 광대역 통신의 에이티엠 셀 변환 장치를 제공하는 데 그 목적이 있다.In this regard, an object of the present invention is to provide an AT cell conversion apparatus for broadband communication capable of realizing a matching function capable of freely forming a space for inserting additional synchronization data in the middle of an ATM cell. There is a purpose.
이하, 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention for achieving the above object is as follows.
제1도를 참조하면, 제1도는 본 발명에 따른 광대역 통신의 ATM셀 변환 장치의 일 실시예를 나타낸 블록도로서, 버퍼(12)에 ATM셀이 있음을 있음을 알리는 신호(SYNCSSQEMTYB)가 인가되고 있을 경우, ATM직렬 통신 링크 마스터 클럭(MCLK)을 인가받아 카운트의 클럭으로 사용해서 카운트 64마다 ATM 1셀의 시작을 알려주는 신호(MCS)를 외부로부터 인가받아 ATM셀 56바이트가 ATM셀 64바이트로 변환되도록 할 수 있는 신호를 출력하는 64바이트 변환부(11)와, ATM셀 56바이트를 인가받아서 64바이트 변환부(11)로 부터의 ATM셀 64바이트로 변환되도록 할 수 있는 신호를 그 인가받은 ATM셀 56바이트의 중간 중간에 삽입하여 64바이트 형태로 변환해서 출력하며, 현재 ATM셀이 존재함을 알리는 신호를 출력하는 버퍼(12)와, 버퍼(12)로부터 현재 ATM셀이 존재함을 알리는 신호를 인가받아 ATM 직렬 통신 링크 마스터 클럭(MCLK)에 동기시켜서 64바이트 변환부(11)에 ATM셀이 버퍼(12)에 있음을 알리는 신호(SYNCSSQEMTYB)를 인가하는 신호 동기부(13)를 포함하여 이루어진다.Referring to FIG. 1, FIG. 1 is a block diagram showing an embodiment of an ATM cell conversion apparatus for broadband communication according to the present invention, in which a signal SYNCSSQEMTYB indicating that an ATM cell exists in a buffer 12 is applied. In this case, the ATM serial communication link master clock (MCLK) is applied and used as the clock of the count. The signal (MCS) for initiating the start of one ATM cell every 64 counts is received from the outside. A 64-byte converter 11 for outputting a signal capable of being converted into bytes, and a signal capable of being converted into 64-byte ATM cells from the 64-byte converter 11 by receiving 56 bytes of ATM cells. A buffer 12 outputs a signal indicating that a current ATM cell exists, and a current ATM cell exists from the buffer 12 by inserting it in the middle of a 56-byte authorized ATM cell, converting it into a 64-byte form, and outputting it. Receiving a signal to inform AT And a signal synchronizing section 13 for synchronizing with the M serial communication link master clock MCLK to apply a signal SYNCSSQEMTYB to the 64-byte conversion section 11 to indicate that the ATM cell is in the buffer 12.
제2도는 제1도에 따른 64바이트 변환부(11)의 일 실시예를 나타낸 블록도로서, ATM직렬 통신 링크 마스터 클럭(MCLK)을 인가받아 카운트의 클럭으로 사용해서 카운트 64마다 ATM 1셀의 시작을 알려주는 신호(MCS)에 의해 동기되어 클리어되는 제1카운트 64(21)와, ATM직렬 통신 링크 마스터 클럭(MCLK)을 인가받아 부정 논리 연산해서 출력하는 제1부정회로(25)와, 제1부정회로(25)의 출력을 인가받아 ATM직렬 통신 링크 마스터 클럭(MCLK)의 하강 에지에 의해 제1카운트64(21)의 출력을 래치하는 제2카운트64(22)와, 제2카운트64(22)로부터 출력된 카운트 값과 ATM직렬 통신 링크 마스터 클럭(MCLK)의 상승에지를 이용하여 ATM셀에 공간을 확보해 둘 수 있는 신호(SSVALIDB)를 생성해서 출력하는 ATM셀 변환 위치 결정부(23)와, ATM셀 변환 위치 결정부(23)의 출력 신호(SSVALIDB) 및 제1카운트(21)의 출력을 인가받으며, ATM셀이 버퍼(12)에 있음을 알리는 신호(SYNCSSQEMTYB)를 인가받아 버퍼(12)에 ATM셀이 있는 경우, ATM 직렬 통신 링크 마스터 클럭(MCLK)에 동기하여 버퍼(12) 리드 신호(SFFRDB)를 생성해서 버퍼(12)에 인가하는 셀 리드 제어부(24)를 포함하여 이루어진다.FIG. 2 is a block diagram showing an embodiment of the 64-byte converter 11 according to FIG. 1, and receives an ATM serial communication link master clock (MCLK) and uses it as a clock for counting. A first count 64 (21) synchronously cleared by a signal informing the start (MCS), a first negative circuit (25) receiving an ATM serial communication link master clock (MCLK) and performing a negative logic operation to output it; A second count 64 (22) receiving the output of the first negative circuit 25 and latching the output of the first count 64 (21) by the falling edge of the ATM serial communication link master clock (MCLK); ATM cell conversion position determiner that generates and outputs a signal SSVALIDB that can secure a space in an ATM cell by using the count value output from 64 (22) and the rising edge of the ATM serial communication link master clock (MCLK). 23, the output signal SSVALIDB of the ATM cell conversion position determiner 23, and the first count 21; If the ATM cell is received in the buffer 12 by receiving a signal SYNCSSQEMTYB indicating that the ATM cell is in the buffer 12, the buffer is synchronized with the ATM serial communication link master clock MCLK. 12) The cell read control unit 24 generates a read signal SFFRDB and applies it to the buffer 12.
제3도는 제2도에 따른 셀 리드 제어부(24)의 일 실시예를 나타낸 블록도로서, 제1카운트64(21)의 카운트 값, 신호 동기부(13)로부터 인가되는 버퍼(12)에 ATM셀이 있음을 알리는 신호(SYNCSSQEMTYB), 제1D플립플롭(32)의 출력(PSSFFRDENB)을 조합해서 신호(MCS)의 위치를 찾기 위한 신호를 출력하는 조합부(31)와, ATM직렬 통신 링크 마스터 클럭(MCLK)을 부전 논리 연산해서 출력하는 제2부정 회로(35), 조합부(31)로부터 인가되는 신호(MCS)의 위치를 찾기 위한 신호 및 제2부정 회로(35)의 출력을 인가받아 ATM셀 56바이트가 모두 연속해서 읽혀 나올 수 있도록 리드 신호(PSSFFRDENB)를 유지해서 조합부(31)에 인가하는 제1D플립플롭(32)과, 제1D플립플롭(32)의 출력을 ATM직렬 통신 링크마스터 클럭(MCLK)에 의해 D플립플롭해서 신호(SSFFRDENB)를 출력하는 제2D플립플롭(34)과, 제2D플립플롭(34)의 신호(SSFFRDENB) 및 ATM 직렬 통신 링크 마스터 클럭(MCLK) 그리고 ATM셀 변환 위치 결정부(23)의 ATM셀 56바이트마다 2바이트씩 동기용 데이터를 삽입하기 위한 공간을 확보해 둘 수 있는 신호(SSVALIDB)를 논리합 연산해서 버퍼(12) 리드 신호(SFFRDB)를 출력하여 버퍼(12)에 인가하는 논리합 회로(33)를 포함하여 이루어진다.FIG. 3 is a block diagram showing an embodiment of the cell read control unit 24 according to FIG. 2, wherein the count value of the first count 64 (21) and the buffer 12 applied from the signal synchronizer 13 are stored in the ATM. A combination unit 31 for outputting a signal for finding the position of the signal MCS by combining the signal SYNCSSQEMTYB indicating that the cell is present and the output PSSFFRDENB of the 1D flip-flop 32, and the ATM serial communication link master The second negative circuit 35, which performs a negative logic operation on the clock MCLK, and outputs the signal, a signal for finding the position of the signal MCS applied from the combiner 31, and an output of the second negative circuit 35. ATM serial communication of the outputs of the 1D flip-flop 32 and the output of the 1D flip-flop 32 which hold the read signal PSSFFRDENB and apply it to the combining unit 31 so that all 56 bytes of ATM cells can be continuously read out. The 2D flip-flop 34 and the 2D flip-flop 34 which D flip-flop by the link master clock MCLK to output the signal SSFFRDENB Signal (SSVALIDB) capable of securing space for inserting synchronization data two bytes for every 56 bytes of ATM cells of the call (SSFFRDENB) and the ATM serial communication link master clock (MCLK) and the ATM cell conversion positioning unit 23 ) Is included in the logical sum circuit 33 for outputting the buffer 12 read signal SFFRDB to the buffer 12.
이와 같이 이루어지는 본 발명을 제4도를 참조하여 상세하게 설명하면 다음과 같다.The present invention thus achieved will be described in detail with reference to FIG.
제4도는 본 발명에 따른 광대역 통신의 ATM셀 변환 장치의 동작을 설명하기 위한 타이밍도이다.4 is a timing diagram for explaining the operation of the ATM cell conversion apparatus for broadband communication according to the present invention.
먼저, 64바이트 변환부(11)는 버퍼(12)에 ATM셀이 있음을 있음을 알리는 제4도(H)와 같은 신호(SYNCSSQEMTYB)가 인가되어 있을 경우, 제4도(A)와 같은 ATM 직렬 통신 마스터 클럭(MCLK)을 인가받아 카운트의 클럭으로 사용해서 카운트 64마다 ATM 1셀의 시작을 알려주는 제4도(B)와 같은 신호(MCS)를 외부로부터 인가받아 ATM셀 56바이트 중간 중간에 데이터를 삽입해서 그 ATM셀 56바이트가 ATM셀 64바이트로 변환되도록 할 수 있는 신호를 출력한다.First, when the signal SYNCSSQEMTYB such as FIG. 4 (H) indicating that there is an ATM cell is applied to the buffer 12, the 64-byte conversion unit 11 receives an ATM such as FIG. 4 (A). ATM cell 56 bytes intermediate intermediate by receiving a signal (MCS) such as FIG. 4 (B) that receives the serial communication master clock (MCLK) and uses it as a clock for counting. Data is inserted into the signal, so that 56 bytes of the ATM cell are converted into 64 bytes of the ATM cell.
다음, 버퍼(12)는 ATM셀 56바이트를 8비트로 인가받아서 64바이트 변환부(11)로 부터의 ATM셀 64바이트로 변환되도록 할 수 있는 신호를 그 ATM셀 56바이트의 중간 중간에 삽입하여 64바이트 형태로 변환해서 8비트로 출력하는 기능을 수행하며, 현재 ATM셀이 존재함을 알리는 신호를 출력한다.Next, the buffer 12 receives a 56-byte ATM cell into 8 bits, and inserts a signal capable of converting the 64-bit ATM cell from the 64-byte converter 11 into 64 bytes in the middle of the 56-byte ATM cell. This function converts the data into byte format and outputs 8 bits. It outputs a signal indicating that an ATM cell exists.
이때, 버터(12)는 피포(First-In First-Out; FIFO)로 실시해서 선입선출할 수 있다.In this case, the butter 12 may be first-in first-out with a first-in first-out (FIFO).
그리고 신호 동기부(13)는 버퍼(12)로부터 현재 ATM셀이 존재함을 알리는 신호를 인가받아 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)에 동기 시켜서 64바이트 변환부(11)에 ATM셀이 버퍼(12)에 있음을 알리는 제4도(H)와 같은 신호(SYNCSSQEMTYB)를 인가한다.The signal synchronizer 13 receives a signal indicating that an ATM cell exists from the buffer 12 and synchronizes with the ATM serial communication link master clock MCLK as shown in FIG. 11), a signal SYNCSSQEMTYB such as FIG. 4 (H) indicating that the ATM cell is in the buffer 12 is applied.
또한, 제2도와 같이 64바이트 변환부(11)내의 제1카운트64(21)는 6비트 카운터로서, 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)을 인가받아 카운트의 클럭으로 사용해서 카운트 64마다 ATM 1셀의 시작을 알려주는 제4도(B)와 같은 신호(MCS)에 의해 제4도(C)와 같이 동기되어 클리어된다.In addition, as shown in FIG. 2, the first count 64 (21) in the 64-byte converter 11 is a 6-bit counter, and is applied with the ATM serial communication link master clock (MCLK) as shown in FIG. In the same manner as in Fig. 4C, the signal MCS shown in Fig. 4B indicates the start of one ATM cell every 64 counts.
즉, 제1카운트64(21)는 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)의 상승 에지에서 카운트 64마다 ATM 1셀의 시작을 알려주는 제4도(B)와 같은 신호(MCS)가 로우일 때 0으로 클리어 되어 제4(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)의 상승 에지가 올때마다 1씩 증가되며, 다음으로는 제4도(B)와 같은 신호(MCS)의 로우가 올 때 까지 헥사값3F가 될 때까지 증가된다.That is, the first count 64 (21) is the same as the fourth diagram (B) informing the start of one ATM cell every count 64 at the rising edge of the ATM serial communication link master clock (MCLK) as shown in FIG. When the signal MCS is low, it is cleared to 0, and is increased by 1 each time the rising edge of the ATM serial communication link master clock MCLK as in the fourth (A) comes, and then as shown in FIG. Increment until the hexadecimal value 3F is reached until the signal MCS low.
이때, 제4도(B)와 같은 신호(MCS)는 64바이트의 변환된 ATM셀 형태를 필요로 하는 외부 장치에서 공급되는 신호로 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)의 64클럭마다 로우로 되는 형태로 공급된다.At this time, the signal (MCS) as shown in FIG. 4 (B) is a signal supplied from an external device that requires a 64-byte converted ATM cell type, and the ATM serial communication link master clock (MCLK) shown in FIG. 4 (A). It is supplied in the form of low every 64 clocks of
그리고, 제2카운트64(22)는 카운트 64의 출력값을 래치(Latch)시켜 주는 회로로, 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)을 제1부정회로(25)를 통해 인가받아 그 마스터 클럭(MCLK)의 하강 에지에 의해 제1카운트64(21)의 제4도(C)와 같은6비트 출력을 래치해서 제4도(D)와 같이 6비트로 출력한다.The second count 64 (22) is a circuit latching the output value of the count 64, and the ATM serial communication link master clock (MCLK) as shown in FIG. It is applied through the 6-bit output as shown in Fig. 4 (C) of the first count 64 (21) by the falling edge of the master clock (MCLK) and outputs 6 bits as shown in Fig. 4 (D).
다음, ATM셀 변환 위치 결정부(23)는 제2카운트64(22)로부터 출력된 카운트 값과 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)의 상승 에지를 이용하여 ATM셀에 공간을 확보해 둘 수 있도록, 즉, ATM셀 56바이트마다 2바이트씩 동기용 데이터를 삽입하기 위한 공간을 확보해 둘 수 있는 제4도(L)과 같은 신호(SSVALIDB)를 생성해서 출력한다.Next, the ATM cell conversion position determiner 23 uses the count value output from the second count 64 22 and the rising edge of the ATM serial communication link master clock MCLK as shown in FIG. 4A. A signal SSVALIDB is generated and output as shown in FIG. 4 (L) so that space can be reserved in the ATM cell, that is, space for inserting synchronization data by 2 bytes for every 56 bytes of ATM cells. .
이어, 셀 리드 제어부(24)는 ATM셀 변환 위치 결정부(23)의 제4도(L)과 같은 출력 신호(SSVALIDB) 및 제1카운트(21)의 출력을 인가받아 ATM셀이 버퍼(12)에 있음을 알리는 제4도(H) 와 같은 신호(SYNCSSQEMTYB)를 인가받아 버퍼(12)에 ATM셀이 있는 경우, 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)에 동기하여 제4도(K)와 같은 버퍼(12) 리드 신호(SFFRDB)를 생성해서 버퍼(12)에 인가한다.Subsequently, the cell read control unit 24 receives the output signal SSVALIDB and the output of the first count 21 as shown in FIG. If the ATM cell is present in the buffer 12 by receiving a signal SYNCSSQEMTYB as shown in FIG. 4 (H) indicating that the signal is present in FIG. 4, it is synchronized with the ATM serial communication link master clock (MCLK) as shown in FIG. The buffer 12 read signal SFFRDB as shown in FIG. 4 is generated and applied to the buffer 12.
그리고, 제3도와 같이 셀 리드 제어부(24)내의 조합부(31)는 제1카운트64(21)의 제4도(C)와 같은 카운트 값, 버퍼(12)에 ATM셀이 있음을 알리는 제4도(H)와 같은 신호(SYNCSSQEMTYB), 제1D플립플롭(32)의 제4도(I)와 같은 출력(PSSFFRDENB)을 조합해서 외부로부터 인가되는 제4도(B)와 같은 신호(MCS)의 위치를 찾기 위한 신호를 출력한다.Then, as shown in FIG. 3, the combination unit 31 in the cell read control unit 24 may have the same count value as that of FIG. 4C of the first count 64 21, and indicate that there is an ATM cell in the buffer 12. Signal (MCS) such as 4 (B) applied from the outside by combining the signal (SYNCSSQEMTYB) such as 4 degrees (H) and the output (PSSFFRDENB) such as 4 (I) of the 1D flip-flop 32 Outputs a signal to find the position of).
또한, 제2부정 회로(35)는 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)을 부정 논리 연산해서 출력하며, 제1D플립플롭(32)은 조합부(31)로부터 제4도(B)와 같은 신호(MCS)의 위치를 찾기 위한 신호 및 제2부정 회로(35)의 출력을 인가받아 ATM셀 56바이트가 모두 연속해서 읽혀 나올 수 있도록 제4도(I)와 같은 리드 신호(PSSFFRDENB)를 유지해서 조합부(31)에 인가한다.In addition, the second negative circuit 35 performs a negative logic operation on the ATM serial communication link master clock MCLK as shown in FIG. 4A, and outputs the first D flip-flop 32 from the combination unit 31. A signal for locating the signal (MCS) as shown in FIG. 4B and an output of the second negative circuit 35 are applied, so that 56 bytes of ATM cells can be continuously read out as shown in FIG. The read signal PSSFFRDENB is held and applied to the combination unit 31.
다음, 제2D플립플롭(34)은 제1D플립플롭(32)의 출력을 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK)에 의해 D플립플롭해서 제4도(J)와 같은 신호(SSFFRDENB)를 출력하며, 논리합 회로(33)는 제2D플립플롭(34)의 신호(SSFFRDENB) 및 제4도(A)와 같은 ATM 직렬 통신 링크 마스터 클럭(MCLK) 그리고 ATM셀 변환 위치 결정부(23)의 ATM셀 56바이트마다 2바이트씩 동기용 데이터를 삽입하기 위한 공간을 확보해 둘 수 있는 제4도(L)과 같은 신호(SSVALIDB)를 논리합 연산해서 제4도(K)와 같은 버퍼(12) 리드 신호(SFFRDB)를 출력하여 버퍼(12)에 인가한다.Next, the 2D flip-flop 34 flips the output of the 1D flip-flop 32 with the ATM serial communication link master clock MCLK as shown in FIG. The same signal SSFFRDENB is output, and the OR circuit 33 is the signal SSFFRDENB of the 2D flip-flop 34 and the ATM serial communication link master clock MCLK as shown in FIG. 4A and the ATM cell conversion position. The signal SSVALIDB such as FIG. 4 (L), which can secure space for inserting synchronization data by 2 bytes for each 56 bytes of the ATM cells of the decision unit 23, is OR-operated. The buffer 12 read signal SFFRDB is output to the buffer 12.
이상에서 설명한 바와 같이 본 발명은 동기용 데이터를 삽입하기 위한 공간을 카운터를 이용하여 ATM셀의 중간 중간에 자유롭게 형성함으로써 ATM셀에 정보를 다양하게 삽입할 수 있는 효과가 있다.As described above, the present invention has an effect that a variety of information can be inserted into an ATM cell by freely forming a space for inserting synchronization data in the middle of the ATM cell using a counter.
즉, 이와 같은 방식으로 ATM셀에 공간을 다양하게 형성해서 서비스를 다양하게 실시할 수 있을 것이다.That is, in this manner, various services may be provided by forming various spaces in an ATM cell.
Claims (4)
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KR1019950038102A KR0154490B1 (en) | 1995-10-30 | 1995-10-30 | Apparatus for converting atm cell in bisdn |
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KR1019950038102A KR0154490B1 (en) | 1995-10-30 | 1995-10-30 | Apparatus for converting atm cell in bisdn |
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KR0154490B1 true KR0154490B1 (en) | 1998-11-16 |
Family
ID=19431946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019950038102A KR0154490B1 (en) | 1995-10-30 | 1995-10-30 | Apparatus for converting atm cell in bisdn |
Country Status (1)
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KR (1) | KR0154490B1 (en) |
-
1995
- 1995-10-30 KR KR1019950038102A patent/KR0154490B1/en not_active IP Right Cessation
Also Published As
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