KR950010125A - 반도체 소자의 소오스/드레인 접합부 형성방법 - Google Patents

반도체 소자의 소오스/드레인 접합부 형성방법 Download PDF

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KR950010125A
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Abstract

본 발명은 반도체 소자의 소오스/드레인 접합부(Source/Drain Junction) 형성방법에 관하여 기술한 것으로, 특히 소오스/드레인 접합부를 형성하는 N+또는 P+형 불순물을 이온주입하기 전에 전반적으로 비정질 실리콘(Amorphous Silicon)을 증착한 후 N+또는 P+형 불순물을 이온주입하고, 이후 열처리 공정으로 상기 비정질 실리콘을 에피 실리콘(Epi-Silicon)을 상변태시켜 접합부의 두께를 상기 증착한 비정질 실리콘의 두께만큼 감소시키면서도 특성을 향상시킬 수 있도록 한 반도체 소자의 소오스/드레인 접합부 형성방법에 관하여 기술된다.

Description

반도체 소자의 소오스/드레인 접합부 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1C도는 본발명에 의한 반도체 소자의 소오스/드레인 접합부을 형성하는 단계를 도시한 단면도.

Claims (2)

  1. 반도체 소자의 소오스/드레인 접합부 형성방법에 있어서, 실리콘 기판(1)상에 필드 옥사이드(2), 게이트 옥사이드(3) 및 게이트 전극(4)을 형성한 상태에서, 전체구조상에 비정질 실리콘(6)을 얇게 증착한 후, N+또는 P+형 불순물을 이온주입하여 상기 증착된 비정질(6)의 두께만큼 깊이가 얕은 소오스/드레인 접합부(7)를 형성하는 단계와, 상기 증착된 비정질 실리콘(6) 상부에 포토레지스트(8)를 도포 및 패턴화하고, 상기 패턴화된 포토레지스트(8)를 이용하여 상기 소오스/드레인 접합부(7)상의 비정질 실리콘(6)만을 남기고 노출된 비정질 실리콘(6)을 제거하는 단계와, 상기 패턴화된 포토레지스트(8)를 제거한 후, 550~600℃의 저온 열처리공정을 실시하여 상기 비정질 실리콘(6)을 밀도는 크나 작은 크기의 결함을 가지는 에피 실리콘 (6a)으로 상변태시키고 이후 800-900℃의 고온 열처리 공정으로 상기 불안정한 작은 크기의 결함을 제거함과 동시에 에피성장시 발생되는 동공을 외부로부터의 침입형 결함과 반응시켜 침입형 결함에 의한 이온 원자의 확산 가속화를 막아 열처리공정에 의한 상기 소오스/드레인 접합부(7)의 영역증가를 억제하는 단계로 이루어져 결함이 적으면서도 깊이가 얕은 접합부를 형성하는 것을 특징으로 하는 반도체 소자의 소오스/드레인 접합부 형성방법.
  2. 제1항에 있어서, 상기 비정질 실리콘(6)은 500~1200Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소오스/드레인 접합부 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93019238A 1993-09-22 1993-09-22 Source/drain junction formation method KR970011137B1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100336414B1 (ko) * 2000-01-06 2002-05-10 최형권 환편기의 3중직 급사방법 및 이에 사용되는 사도

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