KR950010060B1

KR950010060B1 - Muse process distinct circuit

Info

Publication number: KR950010060B1
Application number: KR1019920013863A
Authority: KR
Inventors: 이태희
Original assignee: 삼성전자주식회사; 강진구
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1995-09-06
Also published as: KR940003354A

Abstract

The circuit discriminates MUSE type signal by using the signal generated by a MUSE decoder. The circuit includes a frame pulse detector for generating frame pulse included in MUSE type broadcasting signals, a discriminating signal generator for generating discriminating signal by inspecting the frame pulse and the control frame pulse, and a reset signal generator for resetting discriminating signal generator when no frame pulse is detected for a certain time.

Description

뮤즈방식 판별회로Muse type discrimination circuit

제1도는 뮤즈방식의 텔레비젼 신호를 보이는 파형도이다.1 is a waveform diagram showing a mute television signal.

제2도는 NTSC방식의 텔레비젼 신호를 보이는 파형도이다.2 is a waveform diagram showing an NTSC television signal.

제3도는 본 발명에 의한 MUSE방식 판별회로의 구성을 보이는 블럭도이다.3 is a block diagram showing the configuration of the MUSE method determination circuit according to the present invention.

제4도는 상기 제3도에 도시된 프레임펄스 검출부의 상세한 구성을 보이는 블럭도이다.4 is a block diagram showing the detailed configuration of the frame pulse detector shown in FIG.

제5도는 상기 제3도에 도시된 제어프레임펄스 발생부의 상세한 구성을 보이는 블럭도이다.FIG. 5 is a block diagram showing a detailed configuration of the control frame pulse generator shown in FIG.

제6도는 상기 제3도에 도시된 리세트신호 발생부의 상세한 구성을 보이는 블럭도이다.FIG. 6 is a block diagram showing the detailed configuration of the reset signal generator shown in FIG.

본 발명은 수신되는 텔레비젼 신호의 방송방식을 판별하는 회로에 관한 것으로서 특히 MUSE방식을 판별하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a circuit for determining the broadcast method of a received television signal, and more particularly to a circuit for discriminating the MUSE method.

뮤즈방식은 비선형 엠퍼시스 채용, 동기신호 형식, 음성디지탈 신호를 베이스밴드 신호에 다중하는 등 현행의 표준 NTSC텔레비젼 방식과는 호환성이 결여된 방식이다.The Muse method lacks compatibility with current standard NTSC television systems such as nonlinear emphasis, synchronization signal format, and voice digital signal multiplexing to the baseband signal.

현재 뮤즈방식의 텔레비젼 방송은 기준 NTSC위성 방송 채널을 이용하여 하루중의 일부 시간대에만 방송되는, 이른바 시분할 다중방식의 형태로 이루어지고 있다. 따라서 이를 수신하는 텔레비젼은 기존의 NTSC방식에 의한 텔레비젼 방송을 수신할 수도 있고 뮤즈방식의 텔레비젼 방송을 수신할 수도 있게하는 것이 바람직하다.Muse-type television broadcasting is currently made in the form of so-called time division multiplexing, which is broadcast only at a part of the day using a standard NTSC satellite broadcasting channel. Therefore, it is preferable that the television receiving the TV broadcast receiver can receive the conventional NTSC broadcast television broadcast or the muse broadcast television broadcast.

종래에 있어서, MUSE/NTSC 방식을 판별하는 방법으로는 대략 2가지가 제안되어 있었다. 첫번째는 음성 캐리어 신호를 검출하는 방법이고, 두번째는 칼라버스트 신호를 검출하는 방법인데 이러한 방법들은 모두 별도의 하드웨어(Hard Ware)를 필요로 하게 되어 제조원자가 상승하는 문제점이 있다.In the related art, approximately two methods have been proposed as a method of determining the MUSE / NTSC method. The first is a method of detecting a voice carrier signal, the second is a method of detecting a color burst signal, these methods all require a separate hardware (Hard Ware), there is a problem that the manufacturing cost rises.

본 발명의 목적은 별도의 하드웨어를 부가하지 않고 뮤즈방식의 디코더에서 발생되는 신호를 이용하여 MUSE방식의 수신여부를 판별할 수 있는 판별회로를 제공하는 것에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a discrimination circuit capable of determining whether a MUSE method is received using a signal generated from a decoder of a mute method without adding additional hardware.

상기 목적을 달성하기 위하여 본 발명의 MUSE방식 판별회로 뮤즈방식의 텔레비젼 신호에 포함된 프레임펄스를 검출하고 그 결과에 따라 프레임펄스의 유무를 나타내는 검출프레임펄스를 발생하는 프레임펄스 검출부와 ; 시스템 클럭에 동기된 제어프레임펄스를 발생하는 제어프레임펄스 발생부 ; 상기 프레임펄스 검출부에서 검출된 프레임펄스와 상기 제어프레임펄스 발생부에서 발생된 제어프레임펄스의 동기상태에 근거하여 판별신호를 발생하는 판별신호 발생부 ; 및 소정의 기간동안 프레임펄스가 검출되지 않으면 상기 판별신호 발생부를 리세트시켜주는 리세트신호를 발생하는 리세트신호 발생부를 포함함을 특징으로 한다. 이하 첨부된 도면을 이용하여 본 발명을 상세히 설명한다.A frame pulse detection unit for detecting frame pulses included in the MUSE system discriminating circuit mute television signal according to the present invention and generating detection frame pulses indicating the presence or absence of frame pulses according to the results; A control frame pulse generator for generating a control frame pulse synchronized with the system clock; A discrimination signal generator for generating a discrimination signal based on a synchronization state between the frame pulse detected by the frame pulse detector and the control frame pulse generated by the control frame pulse generator; And a reset signal generator for generating a reset signal for resetting the discrimination signal generator if no frame pulse is detected for a predetermined period of time. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 뮤즈방식의 텔레비젼 신호의 프레임펄스를 보이기 위한 파형도이다. 뮤즈방식에서는 각 라인마다 수평동기신호(HD신호)가 있고, 그중 제 1라인과 제2라인에는 영상신호와는 무관한 VIT(Vertical Interval Test)펄스 및 프레임펄스가 실려진다.1 is a waveform diagram for showing frame pulses of a mute type television signal. In the mute method, each line includes a horizontal synchronous signal (HD signal), and a first interpolation line (VIT) pulse and a frame pulse are loaded on the first and second lines.

이중 VIT펄스는 전송채널의 특성을 검출해내기 위한 테스트 신호이고 프레임펄스는 영상신호의 절대적 위치를 지정하기 위한 신호로서 NTSC방식에서의 수직동기신호의 역할을 한다.The double VIT pulse is a test signal for detecting the characteristics of the transmission channel, and the frame pulse is a signal for specifying the absolute position of the video signal, and serves as a vertical synchronization signal in the NTSC method.

이러한 프레임펄스는 16.2MHz의 주파수를 갖는 클럭신호의 4주기마다 반전되는 17.5개의 펄스로 구성되며, 제 1라인과 제 2라인에서 서로 반대되는 위상을 갖는다.The frame pulse is composed of 17.5 pulses that are inverted every four periods of a clock signal having a frequency of 16.2 MHz, and have opposite phases in the first and second lines.

제2도는 종래의 NTSC방식의 신호구성을 나타낸 것으로서 1화면은 2개의 필드로 구성되며 그 각각을 기수필드와 우수필드라고 일컫는다. 이때 상기 2개의 필드에서의 신호구성을 제2a도 및 제2b도에 각각 도시한 것으로서 각 필드에서 신호의 차이점은 등화펄스 및 수직동기신호가 나타나는 시점이 0.5H(수평주사기간) 차이가 난다는 점이다. NTSC 방식의 신호에서 뮤즈신호와 두드러진 차이점을 보면 칼라버스트 신호가 있다는 점등을 들 수 있다. 종래에는 NTSC방식에 존재하는 칼라버스트 신호를 검출함으로써 텔레비젼 방식을 판별하였다.2 shows a signal configuration of the conventional NTSC system, in which one screen is composed of two fields, each of which is called an odd field and an even field. At this time, the signal configuration of the two fields is shown in Figs. 2a and 2b, respectively. The difference between the signals in each field is that 0.5 h (horizontal scanning period) difference occurs when the equalization pulse and the vertical synchronization signal appear. Is the point. The main difference between the mute signal and the NTSC signal is that there is a color burst signal. Conventionally, the television system is discriminated by detecting the color burst signal present in the NTSC system.

제3도는 본 발명에 따른 NTSC방식 판별회로의 바람직한 실시예를 보이는 블럭도이다. 제2도에 도시된 장치는 뮤즈방식의 텔레비젼 신호에 포함된 프레임펄스를 검출하고 그 결과에 따라 프레임펄스의 유무를 나타내는 검출프레임펄스를 발생하는 프레임펄스 검출부(30), 시스템 클럭에 동기된 제어프레임펄스를 발생하는 제어프레임펄스 발생부(31), 프레임펄스 검출부에서 검출된 프레임펄스와 제어프레임펄스 발생부에서 발생된 제어프레임펄스의 동기상태에 근거하여 판별신호를 발생하는 판별신호 발생부(32), 그리고 소정의 기간동안 검출프레임펄스가 검출되지 않으면 판별신호 발생부를 리세트시켜주는 리세트 신호를 발생하는 리세트신호 발생부(35)를 구비한다.3 is a block diagram showing a preferred embodiment of the NTSC system discrimination circuit according to the present invention. The apparatus shown in FIG. 2 detects frame pulses included in a mute type television signal, and controls the frame pulse detection unit 30 to generate a detection frame pulse indicating the presence or absence of frame pulses according to the result, and is synchronized with the system clock. A control frame pulse generator 31 for generating frame pulses and a discrimination signal generator for generating a discrimination signal based on a synchronization state of the frame pulses detected by the frame pulse detector and the control frame pulses generated by the control frame pulse generator ( 32) and a reset signal generator 35 for generating a reset signal for resetting the discrimination signal generator if a detection frame pulse is not detected for a predetermined period of time.

제3도에 도시된 장치는 동작은 다음과 같다. 먼저 안테나(미도시)등을 통하여 수신된 텔레비젼 신호가 프레임펄스 검출부(30)로 입력된다. 프레임펄스 검출부(30)는 뮤즈방식의 프레임펄스가 존재하면 영상신호의 특정위치에서 제3도에 도시되는 바의 검출프레임펄스(33)를 출력하게 된다.The operation of the apparatus shown in FIG. 3 is as follows. First, a television signal received through an antenna (not shown) is input to the frame pulse detector 30. The frame pulse detector 30 outputs the detection frame pulse 33 as shown in FIG. 3 at a specific position of the video signal when the frame pulse of the mute type exists.

제어프레임펄스 발생부(31)는 16.2MHz의 시스템클럭을 입력하여 제어프레임펄스를 발생한다.The control frame pulse generator 31 inputs a system clock of 16.2 MHz to generate the control frame pulse.

판별신호 발생부(32)는 프레임펄스 검출부(30) 및 제어프레임펄스 발생부(31)의 출력들을 입력하여 그 액티브되는 기간이 동기가 되는 기를 판별하고, 그 결과에 따라 판별신호를 출력한다.The determination signal generator 32 inputs the outputs of the frame pulse detection unit 30 and the control frame pulse generation unit 31 to determine which period of time the active period is synchronized, and outputs the determination signal according to the result.

리세트신호 발생부(35)는 프레임펄스 검출부(30) 및 제어프레임펄스 발생부(31)의 출력들이 일정기간동안 동기되지 않으면 리세트신호를 출력하여, 판별신호 발생부(32)가 리세트되게 한다.The reset signal generator 35 outputs a reset signal when the outputs of the frame pulse detector 30 and the control frame pulse generator 31 are not synchronized for a predetermined period of time, so that the determination signal generator 32 resets the signal. To be.

제4도는 상기 제3도에 도시된 프레임펄스 검출부의 상세한 구성을 보이는 도면이다. 제4도에 도시된 장치는 제1도의 파형도에 도시한 바와 같은 라인간 상관성을 이용하여 프레임펄스의 유무를 검출한다.4 is a diagram showing the detailed configuration of the frame pulse detector shown in FIG. The apparatus shown in FIG. 4 detects the presence or absence of frame pulses by using the inter-line correlation as shown in the waveform diagram of FIG.

제4도에 도시된 장치는 제2D플립플롭(40)과 수평주사기간 수평주사주기 지연기(41)와 제3D플립플롭(42-1), 제4D플립플롭(42-2), 제5D플립플롭(42-3) 및 제6D플립플롭(42-4)와 제1XOR게이트(Exclusive OR gate)(43)와 제2XOR(44) 및 NAND게이트(45)를 구비하는 상관성 판별부(46)와 프레임펄스 마스크부(46)로 구성된다.The apparatus shown in FIG. 4 includes the 2D flip flop 40, the horizontal scan period horizontal scan period retarder 41, the 3D flip flop 42-1, the 4D flip flop 42-2, and the 5D. Correlation determining unit 46 including flip-flop 42-3, 6D flip-flop 42-4, first exclusive OR gate 43, second XOR 44, and NAND gate 45; And the frame pulse mask section 46.

상관성 판별부(46)는 프레임펄스가 존재하면 16.2MHz의 1클럭주기에 해당하는 프레임검출펄스를 발생하고, 프레임펄스 마스크부(46)는 뮤즈방식 이외의 즉 NTSC방식의 영상신호에 의해 유사한 펄스신호가 발생되는 경우 이를 무효화시킨다.The correlation determining unit 46 generates a frame detection pulse corresponding to one clock period of 16.2 MHz when the frame pulse exists, and the frame pulse mask unit 46 generates a similar pulse by an image signal other than the mute method, that is, the NTSC method. If a signal is generated, it is invalidated.

제2D플립플롭(40)의 출력단자는 수평주사주기 지연기(41)의 입력단자와 제3D플립플롭(42-1)의 D입력단자와 제1XOR게이트(43)의 한쪽 입력단자 및 제2XOR게이트(44)의 한쪽 입력단자로 연결된다. 수평주사주기 지연기(41)의 출력은 제1XOR게이트(43)의 다른쪽 입력단자에 인가된다.The output terminal of the 2D flip-flop 40 has an input terminal of the horizontal scan cycle retarder 41, a D input terminal of the 3D flip-flop 42-1, one input terminal of the first XOR gate 43, and a second XOR gate. It is connected to one input terminal of (44). The output of the horizontal scan period delay unit 41 is applied to the other input terminal of the first XOR gate 43.

수신된 텔레비젼 신호는 시스템클럭에 동기되어 처리될 수 있도록 제2D플립플롭(40)에서 일단 랫치된다. 제2D플립플롭(40)에 의해 랫치된 신호는 클러단자로 인가되는 16.2MHz의 시스템 클럭신호에 동기되어 수평주사주기 지연기(41)와 제3D플립플롭(42-1)의 입력단자로 인가된다. 수평주사주기 지연기(41)와 제3D플립플롭(42-1)에 의해 각각 1수평주사기간동안과 4클럭주기동안 지연된 신호는 각각 제1-EX-OR게이트(43)와 제2-EX-OR게이트(44)로 인가된다.The received television signal is latched once in the 2D flip-flop 40 so that it can be processed in synchronization with the system clock. The signal latched by the 2D flip-flop 40 is applied to the input terminals of the horizontal scan cycle delay unit 41 and the 3D flip-flop 42-1 in synchronization with a system clock signal of 16.2 MHz applied to the clock terminal. do. The signals delayed by the horizontal scan period retarder 41 and the 3D flip-flop 42-1 during one horizontal scan period and four clock periods are respectively the first-EX-OR gate 43 and the second-EX, respectively. Is applied to the OR gate 44.

제1XOR게이트(43)는 제2D플립플롭(40)의 신호와 수평주사주기 지연기(41)의 출력을 입력하여 배타적 논리합하여 NAND게이트(45)로 인가한다.The first XOR gate 43 inputs the signal of the second D flip-flop 40 and the output of the horizontal scan period delay unit 41 and applies an exclusive OR to the NAND gate 45.

또한 제2XOR게이트(44)는 제3D플립플롭(42-1), 제4D플립플롭(42-2), 제5D플립플롭(42-3) 및 제6D플립플롭(42-4)에 의하여 4클럭주기동안 지연된 신호와 제2D플립플롭(40)의 출력을 입력하여 배타적 논리합하여 NAND게이트(45)의 또 다른 입력단자로 인가한다.In addition, the second XOR gate 44 is formed by the 3D flip-flop 42-1, the 4D flip-flop 42-2, the 5D flip-flop 42-3, and the 6D flip-flop 42-4. The signal delayed during the clock period and the output of the 2D flip-flop 40 are inputted and applied exclusively to another input terminal of the NAND gate 45.

NAND게이트(45)는 뮤즈방식의 텔레비젼 신호가 입력되는 경우에 프레임펄스가 존재하는 구간중 일정기간동안 액티브되는 펄스를 발생하게 된다.The NAND gate 45 generates pulses that are active for a certain period of time in the period in which the frame pulses are present when the mute type television signal is input.

프레임펄스 마스크부(46)는 NAND게이트(45)에서 출력되는 펄스를 입력한 후 카운터 및 비교기 등을 통하여 입력된 펄스가 영상신호중 라인 2의 수평방향 475지점에서 액티브된 경우에만 주파수가 16.2MHz인 1클럭주기에 해당하는 검출프레임펄스(33)을 출력한다.The frame pulse mask unit 46 inputs a pulse output from the NAND gate 45 and has a frequency of 16.2 MHz only when a pulse input through a counter or a comparator is activated at the horizontal direction 475 of the line 2 of the image signal. A detection frame pulse 33 corresponding to one clock period is output.

제5도는 제3도에 도시된 제어프레임펄스 발생부(31)의 상세한 구성을 보이는 블럭도이다.5 is a block diagram showing a detailed configuration of the control frame pulse generator 31 shown in FIG.

제4도에 도시된 장치는 수평/수직어드레스를 카운트하는 카운터블럭(58), 카운터블럭(58)의 출력을 입력하여 특정한 기준값과 비교하고, 기준값과 입력된 값들이 동일한 값이 되는 기간동안 액티브되는 신호를 출력하는 비교블럭(59), 비교블럭(59)의 출력이 액티브되는 싯점에서부터 일정기간동안 인에이블디는 펄스를 출력하는 펄스발생부(57)를 구비한다.The apparatus shown in FIG. 4 inputs the output of the counter block 58 and the counter block 58 for counting horizontal / vertical addresses and compares them with a specific reference value, and is active during a period in which the reference value and the input values become the same value. A comparison block 59 for outputting a signal is provided, and a pulse generator 57 for outputting a pulse for a predetermined period from a point of time when the output of the comparison block 59 is activated.

카운터블럭(58)은 시스템클럭을 입력하여 각 라인에 의해 수용되는 샘플점의 수만큼 상승계수하는 수평어드레스 카운터(50)와 수평어드레스 카운터(50)의 출력을 입력하여 한 필드의 라인수만큼 상승계수하는 수직어드레스 카운터(51)로 구성된다.The counter block 58 inputs the system clock and increases the number of lines in one field by inputting the outputs of the horizontal address counter 50 and the horizontal address counter 50, which increase the coefficient by the number of sample points accommodated by each line. It is composed of a vertical address counter 51 that counts.

비교블럭(59)은 수평어드레스 카운터(50)의 출력과 특정한 샘플점의 위치를 나타내는 기준값을 비교하고, 양자가 동일한 경우에 액티브되는 신호를 출력하는 제1비교기(52)와 수직어드레스 카운터의 출력과 특정한 라인위치를 나타내는 기준값을 비교하고, 양자가 동일한 경우에 액티브되는 신호를 출력하는 제2비교기(53), 그리고 제1비교기(52)와 제2비교기(53)의 출력들을 입력하여 입력되는 2개의 신호가 동시에 액티브되는 경우에 액티브되는 신호를 출력하는 OR게이트(54)를 구비한다.The comparison block 59 compares the output of the horizontal address counter 50 with a reference value indicating the position of a specific sample point, and outputs the first comparator 52 and the vertical address counter which output a signal that is active when both are the same. Is compared with a reference value indicating a specific line position, and is input by inputting the second comparator 53 for outputting an active signal when both are the same, and the outputs of the first comparator 52 and the second comparator 53. An OR gate 54 for outputting a signal that is activated when two signals are simultaneously activated is provided.

수평어드레스 카운터(50)와 수직어드레스 카운터(51)는 그 클럭단자들로 16.2MHz의 시스템클럭을 입력하고, 입력단자들로는 각각 16.2MHz의 시스템 클럭신호와 수평어드레스 카운터(50)의 리플캐리어 출력을 입력한다.The horizontal address counter 50 and the vertical address counter 51 input a system clock of 16.2 MHz to their clock terminals, and the system clock signal of 16.2 MHz and the ripple carrier output of the horizontal address counter 50 are respectively input to the input terminals. Enter it.

제1비교기(52)는 수평어드레스 카운터(50)의 출력과 일정한 기준값, 즉 본 발명에 의한 실시예에서는 475의 값을 입력하고 그 출력을 OR게이트(54)로 인가한다. 제2비교기(53)는 수직어드레스 카운터(51)의 출력과 일정한 기준값, 즉 본 발명에 의한 실시예에서는 2의 값을 입력하고 그 출력을 OR게이트(54)의 입력으로 인가한다. OR게이트(54)의 출력은 제어펄스 발생부(57)로 인가된다. 펄스발생부(57)의 출력은 제어프레임펄스로서 제3도의 도시된 판별신호 발생부(32)의 리세트단자로 인가된다.The first comparator 52 inputs the output of the horizontal address counter 50 and a constant reference value, that is, a value of 475 in the embodiment according to the present invention and applies the output to the OR gate 54. The second comparator 53 inputs the output of the vertical address counter 51 and a constant reference value, that is, a value of 2 in the embodiment according to the present invention, and applies the output to the input of the OR gate 54. The output of the OR gate 54 is applied to the control pulse generator 57. The output of the pulse generator 57 is applied to the reset terminal of the discrimination signal generator 32 shown in FIG. 3 as a control frame pulse.

이와 같은 구성을 갖는 제어프레임펄스 발생부의 동작을 살펴보면 다음과 같다. 수평어드레스 카운터(50)는 1라인의 샘플을 카운트하는 역할을 하며 수직어드레스 카운터(51)는 한 필드에서 라인의 수를 카운트하는 역할을 한다. 즉, 수평어드레스 카운터(50)는 뮤즈방식에서의 한 라인의 샘플점의 총 갯수인 480까지 상승계수하며 수직어드레스 카운터(51)는 뮤즈방식에서의 한 필드의 총 라인수인 1125까지 상승계수하게 된다.Looking at the operation of the control frame pulse generator having such a configuration as follows. The horizontal address counter 50 serves to count samples of one line, and the vertical address counter 51 serves to count the number of lines in one field. That is, the horizontal address counter 50 increases the coefficient up to 480, which is the total number of sample points in one line in the mute method, and the vertical address counter 51 increases the coefficient up to 1125, the total number of lines in one field in the muse method. do.

제1비교기(52) 및 제2비교기(53)는 특정한 위치값 예를들면 소정의 위치값(제475샘플점/제2라인)을 기준값으로서 각각 입력하여 수평어드레스 카운터(50) 및 수직어드레스 카운터(51)의 출력들과 각각 비교하고, 각각이 기준값과 동일한 경우에 액티브 “로우”가 되는 신호를 OR게이트(54)로 출력한다. OR게이트(54)는 입력되는 2개의 신호를 논리합하여 펄스발생부(57)로 인가한다.The first comparator 52 and the second comparator 53 input specific position values, for example, predetermined position values (475 sample point / second line) as reference values, respectively, so that the horizontal address counter 50 and the vertical address counter Compared to the outputs of 51, respectively, and outputting to the OR gate 54 a signal that becomes active " low " when each is equal to the reference value. The OR gate 54 logically combines the two input signals and applies them to the pulse generator 57.

펄스발생부(57)는 OR게이트(54)의 출력신호에 응답하여 일정기간 액티브 되었다가 다시 논액티브 되는 신호를 출력한다.The pulse generator 57 outputs a signal that is active for a predetermined time and then non-active in response to the output signal of the OR gate 54.

예로든 구성은 3클럭주기동안 액티브되는 신호를 발생하기 위한 것으로서 4비트 카운터의 초기 로딩되는 값을 13 즉, 2진수로 1101의 값을 제1카운터(55)의 4개의 입력단자에 세트한다.The example configuration is for generating a signal that is active for three clock cycles, and sets the initial loading value of the 4-bit counter to 13, that is, the value of 1101 in binary to four input terminals of the first counter 55.

또한 제1카운터(55)의 리플캐리어(RCO)출력을 인버팅하여 인에이블단자(/ENP)로 인가함으로써 일정기간이 경과하면 카운터(55)의 동작을 디스에이블시키도록 하였다. 도시된 예에서의 제1카운터(55)출력은 16.2MHz의 3클럭주기에 해당하는 제어프레임펄스가 된다.In addition, by inverting the output of the ripple carrier RCO of the first counter 55 to the enable terminal / ENP, the operation of the counter 55 is disabled after a certain period of time. In the illustrated example, the first counter 55 output is a control frame pulse corresponding to 3 clock periods of 16.2 MHz.

제6도는 제3도에 도시된 리세트신호 발생부(35)의 구성을 나타낸 블럭도이다.제6도에 도시된 장치는 제2카운터(62)와 제1NAND게이트(60)와 제2NAND게이트(63)와 제2인버터(61) 및 제3인버터(66)를 구비한다.FIG. 6 is a block diagram showing the configuration of the reset signal generator 35 shown in FIG. 3. The apparatus shown in FIG. 6 includes a second counter 62, a first NAND gate 60 and a second NAND gate. 63, the second inverter 61, and the third inverter 66 are provided.

제1NAND게이트(60)의 출력은 제2카운터(62)의 클리어 단자로 연결되고 제2카운터(62)의 특정비트의 출력단자와 프레임펄스 검출부(30)의 출력인 검출프레임펄스는 제2NAND게이트(63)의 2개의 입력단자로 각각 인가된다.The output of the first NAND gate 60 is connected to the clear terminal of the second counter 62, and the detection frame pulse which is the output terminal of the specific bit of the second counter 62 and the output of the frame pulse detector 30 is the second NAND gate. The two input terminals of (63) are respectively applied.

또한 제2카운터(62)가 제어프레임펄스를 계수하도록 하며 제2카운터(62)의 출력중 특정단자의 출력을 제3인버터(66)으로 연결하여 제3인버터(66)이 판별신호 발생부(32)의 리세트단자(RS)에 인가되도록 구성한다.In addition, the second counter 62 causes the control frame pulse to be counted, and the output of the specific terminal among the outputs of the second counter 62 is connected to the third inverter 66 so that the third inverter 66 is the discrimination signal generator ( 32) to be applied to the reset terminal RS.

제6도에 도시된 장치는 8프레임동안 동기가 검출되지 않으면 텔레비젼 수신상태를 NTSC모드로 절환시키기 위하여 제2카운터(62)의 4비트 출력중 최상위 비트인 Q₃의 출력을 제2NAND게이트(63)로 인가하도록 구성하였다.The apparatus shown in FIG. 6 outputs the output of Q ₃ , which is the most significant bit of the 4-bit output of the second counter 62, to switch the television reception state to the NTSC mode if synchronization is not detected for 8 frames. It is configured to apply).

제2NAND게이트(60)는 검출프레임펄스와 수평/수직동기신호 발생부(31)의 출력인 제어프레임펄스가 반전된 펄스를 입력하여 이들을 논리곱하고 반전함으로써 검출프레임펄스와 제어프레임펄스가 동시에 액티브되는 기간동안 “로우” 되는 펄스를 출력하게 된다. 검출프레임펄스가 액티브로 되는 것은 본 발명의 실시예적인 구성에서는 로직 “하이”상태이며 제어프레임펄스가 액티브로 되는 것은 로직 “로우”상태로 되어 있다.The second NAND gate 60 inputs pulses in which the control frame pulses, which are the outputs of the detection frame pulses and the horizontal / vertical synchronous signal generator 31, are inverted, and is multiplied and inverted so that the detection frame pulses and the control frame pulses are simultaneously activated. It will output a pulse that goes “low” during the period. The detection frame pulse is active in a logic "high" state in an exemplary configuration of the present invention and the control frame pulse is active in a logic "low" state.

제1-NAND게이트(60)는 리세트신호 발생부(35)로 인가되는 두 신호가 동기를 이루는 경우에는 “로우”상태가 되어 제2카운터(62)는 클리어되게 되며 동기를 이루지 못하는 경우에는 카운터동작을 지속적으로 수행하고 제어프레임펄스를 8개 계수하는 싯점에서 Q3의 출력이 “하이”상태로 되고 이에 의해 제3인버터(66)의 출력이 “로우”상태로 된다.When the first and second NAND gates 60 are synchronized with the two signals applied to the reset signal generator 35, the first and second gates 60 become “low” and the second counter 62 is cleared. At the point of continuously performing the counter operation and counting eight control frame pulses, the output of Q3 is in the "high" state, whereby the output of the third inverter 66 is in the "low" state.

상술한 바와 같이 본 발명에 의한 뮤즈방식 판별회로는 뮤즈방식의 디코더회로중에 발생되는 신호를 이용하여 텔레비젼 방식을 판별하고 그에따라 텔레비젼의 수신상태를 절환하도록 함으로써 가격 상승 요인을 배제할 수 있는 잇점이 있다.As described above, the mute-type discrimination circuit according to the present invention can eliminate the factor of price increase by discriminating the television system by using a signal generated in the mute-type decoder circuit and switching the reception state of the television accordingly. have.

Claims

텔레비젼 방송방식 판별회로에 있어서, 뮤즈방식의 텔레비젼 신호에 포함된 프레임펄스를 검출하고 그 결과에 따라 프레임펄스의 유무를 나타내는 검출프레임펄스를 발생하는 프레임펄스 검출부 ; 시스템 클럭에 동기된 제어프레임펄스를 발생하는 제어프레임펄스 발생부 ; 상기 프레임펄스 검출부에서 검출된 프레임펄스와 상기 제어프레임펄스 발생부에서 발생된 제어프레임펄스의 동기상태에 근거하여 판별신호를 발생하는 판별신호 발생부 ; 및 소정의 기간동안 프레임펄스가 검출되지 않으면 상기 판별신호 발생부를 리세트시켜주는 리세트신호를 발생하는 리세트신호 발생부를 포함하는 뮤즈방식 판별회로.A television broadcasting system discrimination circuit, comprising: a frame pulse detector for detecting frame pulses contained in a mute television signal and generating detection frame pulses indicating the presence or absence of frame pulses according to the result; A control frame pulse generator for generating a control frame pulse synchronized with the system clock; A discrimination signal generator for generating a discrimination signal based on a synchronization state between the frame pulse detected by the frame pulse detector and the control frame pulse generated by the control frame pulse generator; And a reset signal generator for generating a reset signal for resetting the discrimination signal generator if a frame pulse is not detected for a predetermined period of time.

제1항에 있어서, 상기 판별신호 발생부는 상기 프레임펄스 검출부의 출력을 그 자신의 클럭단자로 입력하고 상기 제어프레임펄스 발생부의 출력인 제어프레임펄스를 그 자신의 입력단자로 입력하고 상기 리세트신호 발생부의 출력을 그 자신의 리셋트단자로 입력하는 D플립플롭인 것을 특징으로 하는 뮤즈방식 판별회로.The reset signal generator of claim 1, wherein the discrimination signal generator inputs the output of the frame pulse detector to its own clock terminal and inputs the control frame pulse which is the output of the control frame pulse generator to its own input terminal and the reset signal. A mute-type discrimination circuit comprising: a D flip-flop for inputting the output of the generator to its own reset terminal.

제1항에 있어서, 상기 프레임펄스 검출부는 뮤즈방식 프레임펄스의 상관성을 이용하여 시스템클럭의 1클럭주기동안 액티브되는 펄스신호를 발생하는 상관성 판별부와 ; 상기 상관성 판별부의 출력펄스가 특정싯점에서 액티브된 경우에만 액티브된 신호를 출력하는 프레임펄스 마스크부를 구비하는 것을 특징으로 하는 뮤즈방식 판별회로.2. The apparatus of claim 1, wherein the frame pulse detector comprises: a correlation determiner for generating a pulse signal that is activated during one clock period of a system clock by using the correlation of the mute frame pulses; And a frame pulse mask unit for outputting an activated signal only when the output pulse of the correlation determining unit is activated at a specific point.

제3항에 있어서, 상기 특정싯점은 텔레비젼 신호중 제2라인의 제475샘플점인 것을 특징으로 하는 뮤즈방식 판별회로.4. The mute-type discrimination circuit according to claim 3, wherein the specific point is the 475th sample point of the second line of the television signal.

제1항에 있어서, 상기 제어프레임펄스 발생부는 수평/수직어드레스를 카운트하는 카운터블럭 ; 상기 카운트블럭의 출력을 입력하여 특정한 기준값과 비교하여 기준값과 입력된 값들이 동일한 값이 되는 기간동안 액티브되는 신호를 출력하는 비교블럭 ; 및 상기 비교블럭의 출력이 액티브인 싯점으로부터 일정기간동안 인에이블되는 펄스를 출력하는 펄스발생부를 구비함을 특징으로 하는 뮤즈방식 판별회로.The apparatus of claim 1, wherein the control frame pulse generator comprises: a counter block for counting horizontal / vertical addresses; A comparison block configured to input an output of the count block to compare a specific reference value and output a signal that is activated during a period in which the reference value and the input values become the same value; And a pulse generator for outputting a pulse which is enabled for a predetermined period from a point where the output of the comparison block is active.

제5항에 있어서, 상기 카운터블럭은 시스템클럭을 입력하여 라인에 있는 샘플점의 수만큼 상승계수하는 수평어드레스 카운터, 상기 수평어드레스 카운터의 출력을 입력하여 한 필드의 라인의 수만큼 상승계수하는 수직어드레스 카운터를 구비함을 특징으로 하는 뮤즈방식 판별회로.6. The counter block of claim 5, wherein the counter block includes a horizontal address counter that inputs a system clock to increase the number of sample points on the line, and a vertical number that inputs an output of the horizontal address counter to increase the number of lines in one field. Muse type discrimination circuit comprising an address counter.

제5항에 있어서, 상기 비교블럭은 상기 수평어드레스 카운터의 출력과 라인상의 샘플점의 특정위치를 나타내는 기준값을 비교하여 비교되는 2개의 값이 동일한 경우에 액티브되는 신호를 출력하는 제1비교기와 ; 상기 수직어드레스 카운터의 출력과 필드내에서 라인의 특정위치를 나타내는 기준값을 비교하여 비교되는 2개의 값이 동일한 경우에 액티브되는 신호를 출력하는 제2비교기와 ; 상기 제1비교기와 제2비교기의 출력들을 입력하여 입력되는 2개의 신호가 동시에 액티브되는 경우에 액티브되는 신호를 출력하는 논리게이트를 구비하는 것을 특징으로 하는 뮤즈방식 판별회로.6. The apparatus of claim 5, wherein the comparison block comprises: a first comparator configured to compare an output of the horizontal address counter with a reference value indicating a specific position of a sample point on a line and output a signal that is activated when two values to be compared are equal to each other; A second comparator for comparing the output of the vertical address counter with a reference value indicating a specific position of a line in a field and outputting a signal that is activated when two values being compared are equal; And a logic gate for inputting the outputs of the first comparator and the second comparator and outputting a signal that is activated when two input signals are simultaneously activated.