KR950000340B1 - Recording method & device of digital vcr - Google Patents

Abstract

The recorder comprises a memory initializer for initializing dummy data, an added synchronous block and an index signal of memories (206,207), a memory controller for controling a read/write of the memories, a generator (203) for generating a read address, a generator (202) for generating write address, multiplexers (204,205) for selecting the read address or the write address to input to the memories (206,207).

Description

디지탈 브이씨알의 기록방법 및 장치Digital VCD recording method and device

제 1 도는 본 발명 테이프의 기록 포멧에 대한 개략도.1 is a schematic diagram of a recording format of the tape of the present invention.

제 2 도는 본 발명 디지탈 브이씨알의 기록장치에 대한 구성도.2 is a block diagram of the recording apparatus of the present invention Digital VR.

제 3 도는 본 발명 테이프의 기록 포멧에 대한 예시도로서, DSC-HDVCR 기록 포멧에 대한 개략도.3 is an exemplary diagram of a recording format of the tape of the present invention, and a schematic diagram of the DSC-HDVCR recording format.

제 4 도는 제 3 도에 따른 메모리의 데이타 기록 예시도.4 shows an example of data writing of a memory according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

201 : 메모리 콘트롤부 202 : 라이트 어드레스 발생부201: memory controller 202: write address generator

203 : 리드 어드레스 발생부 204,205 : 멀트플렉서203: Read address generator 204, 205: Multiplexer

206,207 : 메모리 208 : 메모리 초기화부206,207: memory 208: memory initialization unit

본 발명은 디지탈 티브이(TV) 신호를 브이씨알(VCR)에 기록하기 위한 기술에 관한 것으로, 특히 브이씨알 테이프의 트랙당 동일수의 동일블럭을 기록하고 헬리컬 헤드 스캔(Herical Head Scan) 방식에서의 특성인 헤드 스위칭시간 주변의 에러를 방지하도록 한 디지탈 브이씨알의 기록방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for recording a digital TV (VCR) signal to a VCR. In particular, the same number of blocks per track of a VRC tape is recorded and a helical head scan method is used. A method and apparatus for recording digital BCs to prevent errors around a characteristic head switching time.

헬리컬 스캔방식으로 기록을 하는 종래의 기술은 헤드실린더(Head Cylinder)의 180° 반대편의 2개헤드가 동일채널의 신호를 기록하며, 각각 다른 트랙을 형성하게 된다. 또한, 헤드실린더는 수신된 1프레임 주기 즉, 수직동기신호에 동기되어 일정한 속도로 회전하며 수직동기기간중 1채널당 2개의 트랙을 형성하게 된다.In the conventional technique of recording in a helical scan method, two heads opposite to 180 ° of the head cylinder record signals of the same channel, and form different tracks. In addition, the head cylinder rotates at a constant speed in synchronization with the received one frame period, that is, the vertical synchronization signal, and forms two tracks per channel during the vertical synchronization period.

이와같이 하여 트랙의 처음과 끝부분에서 헤드의 스위칭으로 인한 노이즈가 매우 심하게 발생되나 즉, 2개의 헤드가 교대로 스위칭되는 부분은 정확한 재생이 어려워 노이즈가 심하게 발생되나, 아날로그 브이씨알에서는 이 부분이 가시 주사범위에서 제외되어 즉, 화면의 위와 아래부분에 해당되어 화질에 영향을 주지 않게 된다.In this way, the noise caused by the head switching at the beginning and the end of the track is very high. In other words, the two heads are alternately switched, which makes it difficult to accurately reproduce the noise. It is excluded from the scanning range, that is, the top and bottom of the screen does not affect the image quality.

그러나, 디지탈 티브이 신호에서는 전신호가 매우 중요하며, 특히 압축된 신호의 경우에는 전신호가 화질에 큰 영향을 미치므로 트랙의 시작과 끝부분의 노이즈는 화질에 큰 영향을 주며, 디지탈 데이타를 복원하기 위해서는 동기 블럭당 동기 패턴의 데이타가 필요하게 된다. 그러나 2채널 기록의 경우 1프레임 주기당 4개의 트랙이 형성되나, 제니스(Zenith) 방식은 DSC-HDTV신호의 경우 525개의 동기블럭이 수신되므로 이를 그대로 기록한다면, 하나의 동기블럭이 두 개의 트랙에 나뉘어 기록되므로 재생시 동기패턴을 검출하지 못하는 데이타 부분이 발생되어 에러가 일어나는 문제점이 있었다.However, in the digital TV signal, all signals are very important. Especially in the case of the compressed signal, all signals have a significant effect on the image quality. Therefore, noise at the beginning and end of the track has a significant effect on the image quality. Data of a sync pattern per sync block is required. However, four tracks are formed in one frame period for two-channel recording. However, in the Zenith method, 525 sync blocks are received for a DSC-HDTV signal, so if one is recorded as it is, one sync block is used for two tracks. Since the data is divided and recorded, there is a problem in that an error occurs due to a data portion that does not detect a sync pattern during playback.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여, 브이씨알 테이프의 트랙당 동일수의 동기블럭을 기록하고, 헤리컬 헤드 스캔방식에서의 특성인 헤드 스위칭시간 주변의 에러를 방지하도록 한 디지탈 브이씨알의 기록방법 및 장치를 제공함에 목적이 있다.In order to solve the above-mentioned problems, the present invention records the same number of sync blocks per track of VRC tape and prevents errors around the head switching time, which is a characteristic of the helical head scanning method. It is an object of the present invention to provide a method and a device for recording a seed.

이와같은 목적을 수행하기 위한 본 발명은 원래의 데이타에는 영향이 없도록 하는 트랙의 처리와 끝 부분에 수신된 원래의 데이타가 아닌 시스템에서 부가하는 더미 데이타(dummy data)를 기록하여 헤드 스위칭에 의한 노이즈로 인한 데이타의 에러를 방지하며, 수신된 동기블럭외에 시스템에서 다른 3개의 동기블럭을 생성하여 제 1 트랙의 원래의 동기블럭 이외에 부가함으로써 각 트랙당 동기블럭의 수를 132개씩 동일하게 하고, 이 부가되는 동기블럭을 최선단에 기록한 후 프레임의 시작을 알리는 인덱스신호(ID)를 기록하여 정확한 프레임 단위를 재생하게 하는 것을 특징으로 하는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to accomplish the above object, the present invention processes the track so that the original data is not affected, and records the dummy data added by the system other than the original data received at the end, thereby causing noise due to head switching. In addition to the received sync blocks, three other sync blocks are generated in the system and added in addition to the original sync blocks of the first track, so that the number of sync blocks per track is equal to 132. It is characterized in that the correct frame unit is reproduced by recording the index signal ID indicating the start of the frame after recording the additional synchronization block at the highest level. This will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명 테이프의 기록포멧에 대한 개략도로서 이에 도시한 바와같이, 트랙의 처음과 끝부분에 기록되는 더미 데이타 기록부분(101,102)과, 시스템의 부가 동기블럭, 수신데이타 기록부분(103)과, 콘트롤 트랙부분(104)을 나타낸다.1 is a schematic diagram of a recording format of a tape of the present invention, as shown therein, dummy data recording portions 101 and 102 recorded at the beginning and the end of a track, and additional synchronization block and reception data recording portion 103 of the system. And the control track portion 104.

상기에서 더미데이타는 원래의 데이타가 포함되어 있지 않는 부분을 총칭하는 것으로, 더미데이타 기록부분(101,102)은 트랙의 처음과 끝부분에 헤드스위칭 노이즈에 의한 에러방지를 위해 사용되는 것이며, 그 더미데이타 기록부분(101,102)에는 재생시 클럭복원을 위한 클럭성분이 많은 데이타인 런업(RUN UP) 데이타를 기록한다.In the above, the dummy data refers to a part that does not contain the original data, and the dummy data recording parts 101 and 102 are used to prevent errors due to head switching noise at the beginning and the end of the track. In the recording portions 101 and 102, RUN UP data, which is a data having a large number of clock components for clock recovery, is recorded.

즉, 헤드 스위칭부분은 에러가 발생될 확률이 높으므로 원영상데이타를 기록할 수 없다. 특히 디지탈 영상의 경우 매우 심각하다. 따라서 헤드 스위칭시의 노이즈로 인한 에러의 영향에 원래의 수신된 데이타가 영향받지 않도록 헤드스위칭 주변에 시스템에서 부가한 더미데이타를 기록한다. 이 더미데이타는 재생시 클럭을 재생하기 용이한 클럭성분이 많은 데이타를 기록하여 이루어지는데, 이것은 클럭복원을 수행하는 피엘(PLL) 회로의 정확한 클럭복원을 위해 에지(edge) 성분이 많은 데이타인 런업(Run Up) 데이타를 집중적으로 기록한다. 또한, 입력되는 525개의 동기블럭에 3개의 동기블럭을 부가하여 각 트랙내에 132개씩의 일정수의 동기블럭을 기록하고, 프레임 시작을 알리는 인덱스신호(ID)로 사용하기 위한 상기 3개의 부가동기블럭을 프레임의 시작 트랙의 처음부분에 기록하고, 이 부가동기블럭에 프레임의 시작 트랙의 처음부분에 기록하고, 이 부가동기블럭에 프레임이 시작을 알 수 있는 인덱스신호(ID)를 포함시킨다.That is, the head switching part cannot record the original image data because there is a high probability that an error occurs. This is especially true for digital images. Therefore, the dummy data added by the system is recorded around the head switching so that the original received data is not affected by the error caused by the noise during the head switching. This dummy data is obtained by recording data with a large amount of clock components that are easy to reproduce clocks during reproduction. This is a run-up of data with a lot of edge components for accurate clock recovery of a PLL circuit that performs clock recovery. (Run Up) Record data intensively. In addition, three additional sync blocks are added to the 525 input sync blocks to record 132 predetermined number of sync blocks in each track, and the three additional sync blocks are used as index signals (ID) indicating the start of the frame. Is recorded at the beginning of the start track of the frame, and this additional synchronization block is recorded at the beginning of the start track of the frame, and the additional synchronization block includes the index signal ID for identifying the start of the frame.

제 2 도는 본 발명 디지탈 브이씨알의 기록장치에 대한 구성도로서 이에 도시한 바와같이, 기록(REC) 시작신호를 수용하는 메모리 초기화부(208)와, 수직동기신호(Vsync)로 제어되는 메모리 콘트롤부(201)의 메모리 조건신호로 메모리(206,207)를 제어하고, 상기 수직동기신호(Vsync), 클럭신호(CLOCK 1)로 제어되는 라이트 어드레스 발생부(202)의 라이트 어드레스를 멀티플렉서(MUX)(205,204)를 통해 상기 메모리(206,207)에 인가하고, 상기 수직동기신호(Vsync), 클럭신호(CLOCK 2)로 제어되는 리드 어드레스 발생부(203)의 리드 어드레스를 상기 멀티플렉서(205,204)를 통해 상기 메모리(206,207)에 인가하되, 상기 메모리 콘트롤부(201)의 어드레스 선택신호로 상기 멀티플렉서(205,204)의 스위칭을 제어하여 상기 라이트 어드레스발생부(202)의 라이드 어드레스 신호 또는 리드 어드레스 발생부(203)이 리드 어드레스 신호를 선택한 후 상기 메모리(206,207)의 어드레스 신호로 인가하고, 그 메모리(206,107)에 기록한 후 읽은 데이타를 기록계에 전송하게 구성한 것으로, 이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.2 is a block diagram of a recording apparatus of the present invention, digital memory, as shown therein, a memory initialization unit 208 for receiving a recording (REC) start signal, and a memory control controlled by a vertical synchronization signal (Vsync) The memory 206 and 207 are controlled by the memory condition signal of the unit 201, and the write address of the write address generator 202 controlled by the vertical synchronization signal Vsync and the clock signal CLOCK 1 is multiplexed (MUX) ( The read address of the read address generator 203 applied to the memories 206 and 207 through the memory 206 and 207 and controlled by the vertical synchronization signal Vsync and the clock signal CLOCK 2 through the multiplexer 205 and 204. Ride address signal or read address of the write address generator 202 by controlling the switching of the multiplexers 205 and 204 by applying the address selection signal of the memory controller 201 to The generator 203 selects the read address signal, applies the read address signal to the address signals of the memory 206 and 207, writes the data to the memory 206 and 107, and transfers the read data to the recording system. It will be described in detail as follows.

기록 시작(REC ON)신호가 발생하면, 처음 메모리 초기화부(208)에 의해 메모리(206,207)가 초기화되는데, 이 동작을 메모리의 데이타 기록 예시도인 제 4 도를 참조하여 설명한다. 초기에 기록 시작신호가 입력되면, 메모리 초기화부(208)는 각 메모리(206,207)에 제 4 도와 같이 메모리 읽기시의 헤드스위칭 시간을 고려하여 더미 데이타 부분(4021)과 트랙의 동기 블럭의 수를 일정하게 유지하기 위한 시스템에서 부가하는 3개의 부가동기블럭(4022), 프레임의 시작을 알리는 인덱스신호(4024)를 기록한다. 이후 수직동기신호와 동기되어 입력되는 전송데이타 동기블럭은 메모리 기록시에 데이타 영역(4023)에 기록한다. 즉, 1개의 프레임을 이루는 4개의 트랙중 제일 처음의 트랙에는 시스템에서 부가하는 3개의 동기블럭과 전송데이타의 129개 동기블럭을 합하여 기록하고, 나머지 트랙에는 전송데이타의 132개씩의 동기블럭을 기록한다. 메모리 읽기시에는 메모리(206,207)의 처음부터 모두를 순서적으로 읽어서 헤드 스위칭 시간에도 더미 데이타, 프레임이 초기에 시스템에서 부가한 부가동기 블럭과 프레임 인덱스신호, 수신된 원래의 데이타가 출력되도록 한다.When the recording start signal (REC ON) is generated, the memories 206 and 207 are initially initialized by the memory initialization unit 208. This operation will be described with reference to FIG. When a write start signal is initially input, the memory initialization unit 208 inputs the number of sync blocks of the dummy data portion 4021 and the tracks in consideration of the head switching time at the time of memory reading to each of the memories 206 and 207. In the system for keeping constant, three additional synchronization blocks 4022 are added, and an index signal 4024 indicating the start of a frame is recorded. Thereafter, the transmission data synchronization block which is input in synchronization with the vertical synchronization signal is written into the data area 4023 during memory writing. In other words, the first track of the four tracks forming one frame is recorded by adding three sync blocks added by the system and 129 sync blocks of transmission data, and 132 sync blocks of transmission data are recorded in the remaining tracks. do. When the memory is read, all of them are sequentially read from the beginning of the memory 206 and 207 so that dummy data, additional synchronization blocks and frame index signals initially added by the system to the head switching time, and the original data received are output.

여기서, 수직동기(Vsync) 및 클럭(CLOCK 1)에 의해 라이트 어드레스 발생부(202)에서 라이트 어드레스를 발생하는데, 수직동기(Vsync)신호를 입력받는 메모리 콘트롤부(201)에서 메모리(206)를 라이드상태로 만들고 라이트 어드레스 발생부(202)에서 발생된 라이트 어드레스를 멀티플렉서(205)를 통해 선택하여 그 메모리(206)의 어드레스를 지정함에 따라 상기 수직동기(Vsync) 신호와 동기된 입력데이타를 그 메모리(206)의 지정된 어드레스에 기록한다. 다음 수직동기(Vsync)가 입력되면, 메모리 콘트롤부(201)는 다른쪽 메모리(207)를 라이트상태로 만들고, 라이트 어드레스 발생부(202)에서 발생한 라이트 어드레스를 멀티플렉서(204)를 통해 선택하여 그 메모리(207)의 어드레스를 지정함에 따라 상기 수직동기(Vsync) 신호와 동기된 입력데이타를 그 메모리(207)의 지정된 어드레스에 기록한다.Here, the write address is generated by the write address generator 202 by the vertical sync Vsync and the clock CLOCK 1, and the memory controller 201 receives the memory 206 from the vertical sync Vsync signal. The input data synchronized with the vertical sync (Vsync) signal is drawn by selecting the write address generated by the write address generator 202 through the multiplexer 205 and specifying the address of the memory 206. Write to the designated address of the memory 206. When the next vertical sync Vsync is input, the memory controller 201 puts the other memory 207 in the write state, and selects the write address generated by the write address generator 202 through the multiplexer 204. As the address of the memory 207 is specified, the input data synchronized with the vertical sync (Vsync) signal is written to the designated address of the memory 207.

이와 동시에 메모리(206)를 리드상태로 전환하고, 수직동기(Vsync)내에 헤드 스위칭을 고려하여 부가한 런업 데이타와 시스템에서 부가한 동기패턴이 포함된 동기블럭과 함께 입력데이타를 모두 리드할 수 있도록 고려된 클럭(CLOCK2) 및 수직동기(Vsync) 신호에 의해 리드어드레스 발생부(203)에서 리드 어드레스를 발생하는데, 이때 메모리 콘트롤부(201)의 어드레스 선택신호에 의해 멀티플렉서(205)에서 리드 어드레스 발생부(203)의 리드 어드레스를 선택하여 상기 메모리(203)의 어드레스를 지정함에 따라 그 메모리(203)의 지정된 어드레스에서 데이타를 읽어 기록계로 전송한다. 이와같이 1프레임 주기인 수직동기(Vsync) 주기로 상기와 같은 반전작업을 반복하여 데이타를 기록하고, 상기 클럭(CLOCK2)은 클럭(CLOCK1)보다 높은 주파수를 갖는다.At the same time, the memory 206 is switched to the read state, and the input data can be read together with the sync block including the added run-up data and the sync pattern added by the system in consideration of the head switching in the vertical sync (Vsync). The read address generator 203 generates a read address by the considered clock CLOCK2 and the vertical sync Vsync signal, and the read address is generated by the multiplexer 205 by the address select signal of the memory controller 201. By selecting the read address of the unit 203 and specifying the address of the memory 203, data is read from the designated address of the memory 203 and transferred to the recording system. As described above, data is recorded by repeating the above inverting operation in the vertical sync (Vsync) period, which is one frame period, and the clock CLOCK2 has a higher frequency than the clock CLOCK1.

제 3 도는 본 발명 테이프의 DSC-HDVCR 기록포멧에 대한 개략도로서, 이에 도시한 바와같이 헤드 스위칭 노이즈로 인한 에러방지용 런업 데이타부분(301,303)과, 각 트랙당 동기블럭 갯수를 맞추고 수직동기 인덱스신호(ID)로 사용되는 시스템에서 부가한 동기블럭부분(302)과, DSC-HDTV 신호의 데이타 기록부분(304)과, 콘트롤 트랙 수직동기 기록부분(305)으로 나타낸 것으로, 상기 런업 데이타 부분(301,303)은 상기 제 1 도에서 설명한 더미 데이타 기록부분(102,101)과 동일부분이다. 그리고, DSC-HDTV 신호는 수직동기 주기당 525개의 수평동기 블럭이 있고, DSC-HDVCR은 2채널을 기록하므로, 시스템 부가 동기블럭을 각 채널당 2수직동기주기마다 3수평동기 분량의 동기블럭 데이타를 부가하고 이 3수평동기블럭을 2수직동기주기의 시작 인덱스신호(ID)로 사용한다.3 is a schematic diagram of the DSC-HDVCR recording format of the tape according to the present invention. The run-up data portions 301 and 303, which are represented by the synchronous block portion 302, the data recording portion 304 of the DSC-HDTV signal, and the control track vertical synchronization recording portion 305, which are added in the system used for the " ID " Are the same parts as the dummy data recording parts 102 and 101 described in FIG. Since the DSC-HDTV signal has 525 horizontal synchronization blocks per vertical synchronization period, and the DSC-HDVCR records two channels, the system-added synchronization block generates three horizontal synchronization amounts of synchronization block data every two vertical synchronization periods for each channel. In addition, the three horizontal synchronization blocks are used as the start index signals ID of the two vertical synchronization cycles.

이상에서 상세히 설명한 바와같이 본 발명은 헤드 스위칭시 발생하는 노이즈로 인한 에러의 영향을 헤드 스위칭시 기록부분인 트랙의 시작과 끝부분에 수신된 데이타를 기록하지 않으므로 에러의 확률이 줄었고, 또한 3개의 동기블럭을 시스템에서 부가하여 각 트랙의 동기 블럭수를 132개씩 일정하게 유지하므로 재생시 동기블럭을 찾는데 용이하게 하여 에러없이 재생가능하게 하며, 이에따라 헬리컬 스캔 방식을 사용하는 자기기록 시스템에서는 필수의 장치로 사용될 수 있는 효과가 있게 된다.As described in detail above, the present invention does not record the received data at the beginning and the end of the track, which is a recording portion during head switching, to reduce the probability of error. By adding a synchronous block in the system, the number of synchronous blocks of each track is kept constant, so that it is easy to find a synchronous block during playback, so that it can be reproduced without errors. Therefore, an essential device in a magnetic recording system using a helical scan method is required. It can be used as an effect.

Claims (2)

기록시작신호에 의해 각 메모리(206,207)에 트랙의 처음과 끝부분의 더미 데이타부에 일정수의 클럭을 가지는 런업 데이타를 기록하는 과정과, 상기 런업 데이타 기록 후 트랙의 동기 블럭의 수를 일정하게 유지하기 위한 시스템에서 부가하는 3개의 동기블럭을 기록하는 과정과, 프레임의 시작을 알리는 인덱스신호(ID)를 기록하는 과정으로 이루어진 메모리 초기화 단계와, 상기 메모리 초기화 단계 이후 헤드스위칭의 수직동기신호에 동기되어 입력되는 영상 데이타를 제 1 클럭신호에 의한 라이트 어드레스 신호에 의해 상기 메모리의 어드레스를 지정하여 기록하고, 제 2 클럭신호에 의한 리드 어드레스 신호에 의해 상기 메모리의 어드레스를 지정하여 읽는 단계로 이루어진 것을 특징으로 하는 디지탈 브이씨알의 기록방법.Recording the run-up data having a predetermined number of clocks in the dummy data sections at the beginning and the end of the tracks in each of the memories 206 and 207 according to the recording start signal, and the number of sync blocks of the tracks after the run-up data recording is made constant. A memory initialization step comprising recording three synchronization blocks added by the system for maintaining the memory; and writing an index signal ID for notifying the start of a frame; and after the memory initialization step, Image data input in synchronization is written by specifying an address of the memory by a write address signal by a first clock signal, and reading and specifying an address of the memory by a read address signal by a second clock signal. A digital V recording method, characterized in that. 기록시작 신호에 따라 각 메모리(206)(207)의 더미데이타, 부가 동기블럭 및 인덱스신호 부분을 초기화하는 메모리 초기화부(208)와, 인가되는 수직동기 신호에 따라 상기 메모리(206)(207)의 라이트/리드상태를 제어하는 메모리 콘트롤부(201)와, 수직동기 신호 및 제 1 클럭신호에 의해 라이트 어드레스를 발생하는 라이트 어드레스 발생부(202)와, 상기 수직 동기신호 및 제 2 클럭신호에 의해 리드 어드레스를 발생하는 리드 어드레스 발생부(203)와, 상기 메모리 콘트롤부(201)의 어드레스 선택신호에 의해 상기 라이트 어드레스 발생부(202)의 라이트 어드레스 또는 상기 리드 어드레스 발생부(203)의 리드 어드레스를 선택하여 상기 메모리(206,207)에 인가하는 멀티플렉서(205)(204)로 구성하여 된 것을 특징으로 하는 디지탈 브이씨알의 기록장치.A memory initialization unit 208 for initializing dummy data, an additional synchronization block, and an index signal portion of each memory 206 and 207 according to a recording start signal; and the memory 206 and 207 according to an applied vertical synchronization signal. A memory controller 201 for controlling the write / lead state of the memory; a write address generator 202 for generating a write address by the vertical synchronization signal and the first clock signal; and the vertical synchronization signal and the second clock signal. A read address of the write address generator 202 or a read address of the read address generator 203 by a read address generator 203 for generating a read address by the address selection signal of the memory controller 201 And a multiplexer (205, 204) for selecting an address and applying it to the memories (206, 207).