KR940027175A

KR940027175A - 반도체 소자용 적층 캐패시터 형성방법.

Info

Publication number: KR940027175A
Application number: KR1019930009722A
Authority: KR
Inventors: 박성욱
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1993-05-31
Filing date: 1993-05-31
Publication date: 1994-12-10
Also published as: KR960011665B1

Abstract

본 발명은 반도체 기억소자 제조공정중 워드라인(4') 및 비트라인(5)이 형성되어 있는 구조상에 반도체 소자용 적층 캐패시터 형성방법에 관한 것으로, 상기 비트라인(5)상에 절연막(6,7)을 형성한 다음, 전하저장콘택(8)을 형성하여, 전하저장용 제1 전도층(9)을 형성한 다음, 상기 구조 상부에 완충산화막(10)을 형성하고, 감광막 패턴(11)을 이용한 식각 공정으로 상기 완충산화막(10)을 식각하는 제1 단계, 전체구조 상부에 전하 저장용 제2 전도층(12)을 형성한 다음, 스페이서 형성용 절연막(13)을 형성하는 제2 단계, 상기 절연막(13)을 비등방성 건식식각하여 스페이서를 형성한 다음, 전하 저장용 제3 전도층(14)을 형성하는 제3단계, 감광막 패턴(15)을 이용하여 상기 전하저장 제2, 3전도층 (12,14)과 완충산화막(10)을 차례로 식각한후, 상기 스페이서 절연막(13)을 식각하여 뚫린 구조를 형성하는 제4단계 및, 상기 전하저장 제1 전도층(9)을 소정부위 제거한 다음, 캐패시터 절연막(16)과 플레이트 전극(17)을 형성하는 제5 단계를 포함하여 이루어짐으로써, 스페이서 산화막을 실리더 캐패시터 안쪽 측벽에 형성하여 뚫린 구조를 이루어 비교적 간단한 공정방법으로 캐패시터 유효 표면적을 증대시키는 효과를 얻을 수 있다.

Description

반도체 소자용 적층 캐패시터 형성방법.

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1 도는 본 발명에 따른 디램 셀(DRAM Cell)의 레이아웃도, 제2도는 본 발명의 일 실시예에 따라, 제1 도의 A-A' 절단선을 따른 공정 단면도, 제3도는 본 발명의 일 실시예에 따라, 제1 도의 B-B'절단선을 따른 공정 단면도.

Claims

반도체 기억소자 제조공정중 워드라인(4') 및 비트라인(5)이 형성되어 있는 구조상에 반도체 소자용 적층 캐패시터 형성방법에 있어서, 상기 비트라인(5)상에 절연막(6,7)을 형성한 다음, 전하저장콘택(8)을 형성하여, 전하저장용 제1 전도층(9)을 형성한 다음, 상기 구조 상부에 완충산화막(10)을 형성하고, 감광막패턴(11)을 이용한 식각 공정으로 상기 완충산화막(10)을 식각하는 제1 단계, 전체구조 상부에 전하 저장용 제2 전도층(12)을 형성한 다음, 스페이서 형성용 절연막(13)을 형성하는 제2단계, 상기 절연막(13)을 비등방성 건식식각하여 스페이서를 형성한 다음, 전하 저장용 제3 전도층(14)을 형성하는 제3 단계, 감광막 패턴(15)을 이용하여 상기 전하저장 제2, 3전도층 (12,14)과 스페이서 절연막, 완충산화막(10)을 차례로 식각한 후, 상기 전하저장 제2, 제3전도층 사이에 있는 상기 스페이서 절연막(13)을 식각하여 뚫린 구조를 형성하는 제4단계 및, 상기 전하저장 제1 전도층(9)을 소정부위 제거한 다음, 캐패시터 절연막(16)과 플레이트 전극(17)을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 하느 반도체 소자용 적층 캐패시터 형성방법.
제1 항에 있어서, 상기 전하저장전도층(9,12,14)은, 폴리실리콘 증착후 이온 주입 혹은 POCl₃를 도핑하거나 WSi₂또는 MoSi₂등의 실리사이드를 사용하는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.
제1 항에 있어서, 상기 제4단계 및 제5단계의 전하 저장용 전도층(14,12), 완충산화막(10), 스페이서 산화막(13), 전하저장 제1전도층(9)을 모두 건식식각하고, 상기 잔여 스페이서 산화막(13)과 잔여 완충산화막(10)을 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.
제1 항 또는 제3항에 있어서, 상기 제4단계의 완충산화막(10) 습식식각후 전하 저장 제1 전도층 하부에 언더컷이 형성되도록 상기 제2 절연막(7)을 습식식각하여 캐패시터 표면적을 증대시키는 식각 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.