KR940027060A - 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 폴리사이드 구조를 갖는 게이트 전극 형성방법에 관한 기술로, 실리콘기판상에 제1열산화막을 형성하고 사진식각법으로 소정부위의 열산화막과 실리콘기판을 제거하는 제1공정과, 제2열산화막을 형성한 후 저농도의 불순물을 주입하는 제2공정과, 제1 및 제2열산화막을 제거한 후에 소정 두께의 게이트 산화막을 형성하고 도핑된 폴리실리콘과 실리사이드를 형성한 다음 사진 식각법으로 소정의 게이트 전극을 형성하는 제3공정과, 제3열산화막을 형성한 후 고농도의 불순물을 주입하는 제4공정으로 이루어지는 폴리사이드 구조를 갖는 게이트 전극 형성방법에 관해 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a 내지 제2e도는 본 발명에 따른 폴리 사이드 구조를 갖는 게이트 전극이 형성되는 단계를 나타내는 단면도.
Claims (4)
- 반도체 소자의 폴리사이드 구조를 갖는 게이트 전극 형성방법에 있어서, 실리콘기판(1) 상에 제1열산화막(9)을 형성한 후 감광막(8)으로 패턴을 형성한 다음 사진 식각법에 의해 노출된 제1열산화막(9) 및 실리콘기판(1)을 소정 깊이로 식각하는 제1공정과, 상기 제1공정으로부터 감광막(8)을 제거한 다음 제2열산화막(10)을 형성하고 저농도의 불순물을 주입하여 제1불순물 주입영역을 형성하는 제2공정과, 상기 제2공정으로부터 상기 제1 및 제2열산화막(9 및 10)을 제거한 다음 소정 두께의 게이트 산화막(12)을 형성하고, 게이트 산화막(12)의 표면에 도핑된 폴리실리콘(13)과 실리사이드(14)를 형성한 후 사진 식각법에 의해 소정의 게이트 전극을 형성하는 제3공정과, 상기 제3공정으로부터 제3열산화막(15)을 형성한 다음 고농도의 불순물을 주입하여 제2불순물 주입영역을 형성하는 제4공정으로 이루어지는 것을 특징으로 하는 폴리사이드 구조를 갖는 게이트 전극의 형성방법.
- 제1항에 있어서, 상기 제1열산화막(9)은 1,000 내지 5,000Å 두께로 형성되고 제2 및 제3열산화막 (10 및 15) 각각은 100 내지 500Å 두께로 형성되는 것을 특징으로 하는 폴리사이드 구조를 갖는 게이트 전극의 형성방법.
- 제1항에 있어서, 상기 폴리실리콘(14)은 경사지도록 식각되는 것을 특징으로 하는 폴리사이드 구조를 갖는 게이트 전극의 형성방법.
- 제1항에 있어서, 상기 제3열산화막(15) 대신에 질화막이 형성되는 것을 특징으로 하는 폴리사이드 구조를 갖는 게이트 전극의 형성방법.※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (4)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100462667B1 (ko) * | 2000-12-11 | 2004-12-20 | 샤프 가부시키가이샤 | 반도체장치 및 그의 제조방법 |
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