KR940022805A - 반도체 장치용 패키지 - Google Patents

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Abstract

반도체 장치(10)용 패키지(44)는 장치(10)을 지지하기 위한 장착 표면(50)을 갖는 세라믹 베이스(46) 및 광 투과 커버(42)를 포함한다. 내화성 실 링(70)은 베이스 (46)에 및 도전성 경로들(22)에 용융된다. 실 링(70)의 상부 표면(72)는 장착 표면(50)에 대해 선택된 각 관계로서 광학적으로 편평하게 된다. 하부 면(78)의 외부가 실 링(70)의 상부 표면(72)상에 있을 때, 면(76 및 78)이 장착 표면(50)과 선택된 각 관계를 갖도록 커버(42)의 상부 및 하부 면(76 78)은 서로 선택된 각 관계로 광학적으로 편평하게 된다. 패키지(44)는 장치(10)이 편향가능한, 광 수신 비임을 갖는 DMD들(30)을 포함하는 경우에 편리하다. 커버(42)의 하부 면(78)은 장치 (10) 위에 놓인 윈도우(80)을 둘러싸는 환상 광 반사 코팅(60)을 포함한다. 소정의 실시예들에서, 반사 코팅(60)은 커버(42)의 하부 면(78)내에 형성된 홈(54)의 벽( 56, 58)상에 피착된다. 설비(90)은 실 링(70)에 커버(42)를 실한다. 반사 코팅(60)은 비임(32)상에 입사되는 비변조된 광이 DMD 포함장치(10)과 연관된 광학 시스템으로 들어가는 것을 방지한다. 실링 설비(90)은 마이크로스피어, 경금속, 유리 프릿, 실 링(70)과 커버(42)의 용융 결합 및 땜납 예형(70)을 포함할 수 있는 접착제 (90)을 포함한다.

Description

반도체 장치용 패키지
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 반도체 장치부의 일부 및 본 발명의 원리에 따른 패키지의 한 실시예의 단면도로서, 패키지는 커버에 형성된 환상 홈상의 광반사 코팅을 포함하는 커버를 포함한다, 제2도는 본 발명이 이용될 수 있는 반도체 장치의 한 형태를 일반적으로 도시한 도면, 제3도는 본 발명에 따르는 제1도의 패키지의 소자인 커버부를 도시하고, 광반사 표면 코팅의 커버상에의 피착을 개략적으로 도시하는 도면.

Claims (43)

  1. 비임상의 입사광이 변조되는 한 위치와 입사광이 변조되지 않는 하나 또는 그 이상의 다른 위치 사이에서 이동가능한 광 반사 비임을 포함하는 형태의 반도체 장치용 패키지에 있어서, 패키지가 상기 장치를 지지하기 위한 장착 표면을 갖는 세라믹 베이스, 베이스상에 있고, 장착된 장치에 전기적으로 접속하기 위해 베이스의 주변 근방으로부터 장착 표면의 주변 근방까지 연장하는 제1금속 경로를 포함하는 제1금속패턴, 전기적 절연, 내화재로 구성되고, 베이스 및 베이스의 주변과 장착 표면 사이의 제1금속 경로 위에 놓여지고, 하부의 베이스와 제1금속 경로에 용융된 하부 표면을 갖고, 장착 표면에 대한 선택된 각 관계로 광학적으로 편평하게 되도록 연마되어 폴리쉬된 대향 상부 표면을 갖는 토로이달의 평면 실 링, 장치 위에 놓이고, 실 링의 외부 주변과 일치하고, 커버의 상부 및 하부 면이 장착 표면에 대해 선택된 각 관계를 갖도록 서로 선택된 각 관계를 갖는 광 투과 유리 커버, 커버의 하부 면상에 있고, 상기 장치와 정렬된 코팅되지 않은 중앙 윈도우를 한정하는 환상 광 반사 코팅 및 커버의 하부 면의 외부 부분을 실 링에 실 링 하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  2. 제1항에 있어서, 커버의 하부 면이 실 링의 내부 주변 및 장착 표면 캐비티의 주변 위에 놓이는 환상 홈내에 형성되고, 광 반사 코팅이 홈의 벽상에 있는 것을 특징으로 하는 반도체 장치용 패키지.
  3. 제2항에 있어서, 홈은 그 단면이 삼각형이고, 커버의 하부 면에 수직인 외부 벽 및 외부 벽으로부터 커버의 하부 면을 향해 경사지는 내부 벽을 갖는 것을 특징으로 하는 반도체 장치용 패키지.
  4. 제1항에 있어서, 실링 수단이 실 링과 커버의 하부 면의 인터페이스에서 접착제를 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  5. 제4항에 있어서, 접착제는 낮은 기체방출 접착제인 것을 특징으로 하는 반도체 장치용 패키지.
  6. 제4항에 있어서, 접착제는 인터페이스의 폭에 꼭맞도록 단일 타이어내의 인터페이스에 있는 마이크로스피어를 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  7. 제1항에 있어서, 마이크로스피어는 플라스틱 또는 유리인 것을 특징으로 하는 반도체 장치용 패키지.
  8. 제1항에 있어서, 베이스에 의해 한정된 볼륨내에 위치된 게터를 더 포함하고, 실 링 및 커버는 접착제로부터의 기체방출이 장치에 불리한 영향을 미치지 않도록 하는 것을 특징으로 하는 반도체 장치용 패키지.
  9. 제1항에 있어서, 실링 수단은 실 링과 커버의 하부 면의 인터페이스에서 경금속을 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  10. 제9항에 있어서, 경금속은 인듐 및 인듐 합금으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치용 패키지.
  11. 제9항에 있어서, 커버 및 실 링은 경금속이 콜드 플로우되도록 하기 위해 그들 사이의 인터페이스에 수직인 힘을 가함으로서 함께 실되는 것을 특징으로 하는 반도체 장치용 패키지.
  12. 제9항에 있어서, 커버 및 실 링은 경금속이 콜드 플로우되도록 하기 위해 그들 사이의 인터페이스에 평행인 힘을 가함으로서 함께 실되는 것을 특징으로 하는 반도체 장치용 패키지.
  13. 제9항에 있어서, 커버 및 실 링은 경금속이 콜드 플로우되도록 하기 위해 그들 사이의 인터페이스에 수직인 힘과 평행인 힘을 모두 가함으로서 함께 실되는 것을 특징으로 하는 반도체 장치용 패키지.
  14. 제13항에 있어서, 인터페이스에 평행한 힘은 진동인 것을 특징으로 하는 반도체 장치용 패키지.
  15. 제9항에 있어서, 실링 수단은 커버와 실 링 사이의 인터페이스의 외부 주변에서 커버와 실 링에 가해진 접착제 물질을 더 포함하고, 접착제 물질은 인터페이스에 평행하게 가해진 전단력이 커버 및 실 링의 상대적인 이동을 방지하도록 하는 것을 특징으로 하는 반도체 장치용 패키지.
  16. 제1항에 있어서, 실링 수단은 커버와 실 링 사이의 인터페이스에 수직인 힘의 인가가 실 링에 커버를 용융 결합하게 하도록 충분히 광학적으로 편평한 실 링 및 커버의 하부 면의 연마되어 폴리쉬된 부분을 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  17. 제16항에 있어서, 연마되어 폴리쉬된 부분은 한 프린지 또는 그보다 적은 프린지에 광학적으로 편평하게 되는 것을 특징으로 하는 반도체 장치용 패키지.
  18. 제16항에 있어서, 실링 수단은 커버와 실 링의 인터페이스의 외부 주변에서 커버와 실 링에 가해진 접착제 물질을 더 포함하고, 접착제 물질은 인터페이스에 평행하게 가해진 전단력이 커버 및 실 링의 상대적인 이동을 방지하도록 하는 것을 특징으로 하는 반도체 장치용 패키지.
  19. 제1항에 있어서, 실링 수단이 실 링의 상부 표면상의 가용성 땜납 코팅, 커버의 하부 면의 외부상의 가용성 땜납 코팅 및 상기 코팅들을 함께 실 링하는 땜납층을 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  20. 제19항에 있어서, 땜납층은 커버와 실 링의 인터페이스에 땜납 예형을 배치한 후 그것의 용융을 실행하기 위해 예형에 충분한 열을 가함으로써 생성되고, 인터페이스 실하기 위해 땜납 재응결이 후속되는 것을 특징으로 하는 반도체 장치용 패키지.
  21. 제20항에 있어서, 열은 집중 복사 에너지의 형태로 예형에 가해지는 것을 특징으로 하는 반도체 장치용 패키지.
  22. 제21항에 있어서, 복사 에너지는 커버를 통해 예형에 가해지는 것을 특징으로 하는 반도체 장치용 패키지.
  23. 제22항에 있어서, 커버의 하부 면의 외부상의 코팅은 복사 에너지 반사이고, 커버의 하부 면의 외부상의 코팅은 외부의 모든 환경에 대해 외부의 내부 주변과 외부 주변 사이에서 불연속이고, 이 불연속성은 복사가 예형에 도달하여 용융시키게 하는 것을 특징으로 하는 반도체 장치용 패키지.
  24. 제1항에 있어서, 실링 수단은 커버와 실 링의 인터페이스에 유리 프릿층을 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  25. 제24항에 있어서, 유리 프릿층은 인터페이스에 유리 프릿 예형을 배치한 후 커버 및 실 링에 예형을 용융시킴으로써 생성되는 것을 특징으로 하는 반도체 장치용 패키지.
  26. 제25항에 있어서, 예형의 용융은 집중 복사 에너지를 예형에 가함으로써 실행되는 것을 특징으로 하는 반도체 장치용 패키지.
  27. 제26항에 있어서, 복사 에너지는 커버를 통해 예형에 가해지는 것을 특징으로 하는 반도체 장치용 패키지.
  28. 제1항에 있어서, 제1금속 패턴은 세라믹이 녹색일 때 베이스상에 피착되고, 그후 베이스는 베이스에 제1패턴을 용융하기 위해 점화되는 것을 특징으로 하는 반도체 장치용 패키지.
  29. 제28항에 있어서, 실 링은 실 링이 녹색일 때 베이스상에 배치되고, 실 링은 그후 베이스 및 제1금속화 패턴에 실 링을 용융하기 위해 점화되는 것을 특징으로 하는 반도체 장치용 패키지.
  30. 제1항에 있어서, 제1금속화 패턴은 세라믹이 점화된 후에 베이스상에 피착되고, 제1패턴은 그후 베이스에 세라믹을 용융하기 위해 점화되는 것을 특징으로 하는 반도체 장치용 패키지.
  31. 제30항에 있어서, 실 링은 실 링이 녹색일 때 베이스상에 배치되고, 실 링은 그후 베이스 및 제1금속화 패턴에 실 링을 용융하기 위해 점화되는 것을 특징으로 하는 반도체 장치용 패키지.
  32. 제1항에 있어서, 제1금속화 패턴내의 접지 경로 및 커버가 실 링상에 있을 때 접지 경로와 광 반사 코팅을 전기적으로 상호접속하기 위한 수단을 더 포함하고, 접지 경로 및 광 반사 코팅은 전기적으로 도전되는 것을 특징으로 하는 반도체 장치용 패키지.
  33. 제32항에 있어서, 전기적 상호 접속 수단은 홈내에 위치되고, 광 반사 코팅과 전기적으로 연속인 도전성 표면 특징 및 커버가 실상에 있을 때 표면 특징과 탄력적으로 전기적으로 계합하기 위한 접지 경로에 부착된 유연 수단을 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  34. 제33항에 있어서, 접지 경로와 광 반사 코팅의 상호 접속은 비임의 이동에 불리한 영향을 끼치기에 충분히 큰 정전하가 커버상에 존재하는 것을 방지하기에 효과적인 것을 특징으로 하는 반도체 장치용 패키지.
  35. 제33항에 있어서, 장치 위에 놓인 커버의 부분은 커버상의 정전하가 비임의이동에 불리한 영향을 끼치지 않도록 장치로부터 충분히 이격되는 것을 특징으로 하는 반도체 장치용 패키지.
  36. 제33항에 있어서, 접지 경로와 광 반사 코팅의 상호 접속은 비임의 이동에 불리한 영향을 끼치기에 충분히 큰 정전하가 커버상에 존재하는 것을 방지하기에 효과적이고, 상호접속 및 커버-장치 간격은 커버상의 상당한 정전하를 최소화하고, 발생한 이러한 전하가 비임의 이동에 불리한 영향을 끼치지 않도록 하는 것을 특징으로 하는 반도체 장치용 패키지.
  37. 제1항에 있어서, 베이스가 내부에 장치 수용 제1캐비티가 있는 콘포멀 장치를 갖고 장착 표면이 캐비티의 바닥인 것을 특징으로 하는 반도체 장치용 패키지.
  38. 제1항에 있어서, 장치 및 장치와 전기적으로 연관되는 하나 또는 그 이상의 칩용으로 사용되고, 하나 또는 그 이상의 제2캐비티를 베이스내에 더 포함하고, 각각의 제2캐비티는 내부에 칩들 중의 하나의 칩을 보유하도록 되어 있고, 실 링 및 커버의 크기는 실 링에 대해서는 모든 캐비티들을 둘러싸기에 충분하고, 커버에 대해서는 모든 캐비티들의 위에 놓이기에 충분한 것을 특징으로 하는 반도체 장치용 패키지.
  39. 제38항에 있어서, 제1캐비티는 제2캐비티에 대하여 중심적으로 위치된 것을 특징으로 하는 반도체 장치용 패키지.
  40. 제38항에 있어서, (ⅰ) 제1금속화 경로들로부터 제2캐비티까지, (ⅱ) 제2캐비티 중에, (ⅲ) 제2캐비티로부터 베이스의 주변까지 연장된 제2금속화 경로들을 더 포함하고, 실 링은 베이스 및 베이스의 주변으로 연장되는 하부의 금속화 경로들에 용융되는 것을 특징으로 하는 반도체 장치용 패키지.
  41. 제40항에 있어서, 제2금속화 경로들은 베이스로의 금속화 패턴의 용융 후 및 베이스상의 실 링의 배치 전에 베이스의 선택적인 금속화에 의해 형성되는 것을 특징으로 하는 반도체 장치용 패키지.
  42. 제40항에 있어서, 접속이 금속 경로와 교차하는 제2금속 경로 중의 전기적 접속을 더 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
  43. 제42항에 있어서, 전기적 접속은 선택된 금속 경로와 절연적으로 교차되고 다른 선택된 금속 경로들에 결합된 와이어를 포함하는 것을 특징으로 하는 반도체 장치용 패키지.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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