Claims (10)
프로세서, 상기 프로세어와 접속된 어드레스버스 및 상기 어드레스버스를 거쳐서 액세스되는 외부장치와, 주기억장치를 포함하며, 상기 주기억장치는 상기 프로세서의 클럭 펄스와 동기한 클럭신호를 받는 클럭 동기형 다이나믹 메모리를 구비하고, 상기 어드레스 버스는 상기 프로세서와 같이 외부장치를 접속하는 제1의 어드레스 버스 및 상기 프로세서와 상기 다이나믹 메모리를 접속하는 제2의 어드레스 버스를 구비하며, 상기 프로세서는 상기 제1의 어드레스 버스와 접속된 제1의 어드레스단자 및 상기 제2의 어드레스 버스와 접속된 제2의 어드레스단자를 구비한 데이터처리시스템.A main memory including a processor, an address bus connected to the processor, an external device accessed through the address bus, and a main memory, wherein the main memory includes a clock synchronous dynamic memory receiving a clock signal in synchronization with a clock pulse of the processor; And the address bus includes a first address bus for connecting an external device such as the processor, and a second address bus for connecting the processor and the dynamic memory, wherein the processor is connected to the first address bus. A data processing system having a first address terminal connected and a second address terminal connected to the second address bus.
제1항에 있어서, 상기 외부단자는 상기 주기억장치에 대해서 직접 액세스 처리를 실행하는 입력/출력장치를 구비하며, 상기 프로세서는 상기 다이나믹 메모리가 상기 직접 액세스 처리의 액세스 대상인 것을 검출하고, 상기 대상이 상기 다이나믹 메모리라는 검출 결과에 응답해서 상기 제1의 어드레스 버스로 부터의 어드레스를 상기 제2이 어드레스 버스로 전송하는 데이타 처리시스템.The external terminal of claim 1, wherein the external terminal includes an input / output device that executes direct access processing to the main memory, and wherein the processor detects that the dynamic memory is an access target of the direct access processing. And the address from the first address bus to the second address bus in response to a detection result of the dynamic memory.
제2항에 있어서, 상기 프로세서는 상기 제1의 어드레스단자를 거쳐서 쌍방향으로 어드레스의 신호를 전송하는 데이타처리시스템.3. The data processing system according to claim 2, wherein said processor transmits a signal of an address in both directions via said first address terminal.
제1항에 있어서, 상기 다이나믹 메모리와는 다른 확장 주기억장치를 또 포함하는 데이타처리시스템.The data processing system according to claim 1, further comprising an expansion main memory device different from said dynamic memory.
제2항에 있어서, 상기 다이나믹 메모리와는 다른 확장 주기억장치를 또 포함하는 데이타처리시스템.3. The data processing system of claim 2, further comprising an expansion main memory device different from the dynamic memory.
제3항에 있어서, 상기 외부장치가 상기 다이나믹 메모리와는 다른 확장 주기억장치를 포함하는 데이타처리시스템.4. The data processing system of claim 3, wherein the external device includes an expansion main memory device different from the dynamic memory.
어드레스 버스, 상기 어드레스 버스와 접속되어 있는 외부장치 및 주기억장치를 구비하며, 상기 주기억장치는 클럭 동기형 다이나믹 메모리를 구비하고, 상기 어드레스 버스는 상기 외부장치와 접속된 제1의 어드레스버스 및 상기 클럭 동기형 다이나믹 메모리와 접속된 제2의 어드레스 버스를 구비하는 데이타 처리시스템에 사용되는 프로세서에 있어서, 상기 클럭 동기형 다이나믹 메모리에 공급되는 클럭신호와 동기한 클럭 펄스가 공급되는 클럭단자, 어드레스를 상기 제1의 어드레스 버스로 출력하는 제1의 어드레스 단자 및 어드레스를 상기 제2의 어드레스 버스로 출력하는 제2의 어드레스 단자를 포함하는 프로세서.An address bus, an external device connected to said address bus, and a main memory, said main memory having a clock synchronous dynamic memory, said address bus being a first address bus and said clock connected to said external device; A processor for use in a data processing system having a second address bus connected to a synchronous dynamic memory, the processor comprising: a clock terminal supplied with a clock pulse synchronized with a clock signal supplied to the clock synchronous dynamic memory and an address; And a first address terminal for outputting a first address bus and a second address terminal for outputting an address to the second address bus.
제7항에 있어서, 상기 클럭 동기형 다이나믹 메모리가 상기 주기억장치의 상기 외부장치의 입력/출력장치에 의해 실행된 직접 액세스처리의 액세스 대상인 것을 검출하는 수단 및 상기 대상이 상기 다아나믹 메모리라는 검출결과에 응답해서 상기 제1의 어드레스 버스에서 상기 제2의 어드레스 버스로 어드레스를 전송하는 수단을 또 포함하는 프로세서.8. The apparatus according to claim 7, wherein the clock-synchronized dynamic memory is a means for detecting that the clock synchronization dynamic memory is an access object of a direct access process executed by an input / output device of the external device of the main memory and the object is the dynamic memory. And means for transferring an address from the first address bus to the second address bus in response to a result.
제6항에 있어서, 상기 프로세서는 상기 제1의 어드레스 단자를 거쳐서 쌍방향으로 어드레스를 전송하는 프로세서.7. The processor of claim 6, wherein the processor transmits the address in both directions via the first address terminal.
제9항에 있어서, 상기 검출수단은 상기 클럭 동기형 메모리의 어드레스 정보를 그 안에 저장하는 제1의 수단 및 상기 제1의 수단에 저장된 상기 어드레스 정보와 상기 제2의 어드레스 버스의 어드레스정보를 비교하는 제2의 수단을 포함하는 프로세서.10. The apparatus of claim 9, wherein the detecting means compares the first means for storing address information of the clock synchronous memory therein and the address information stored in the first means with the address information of the second address bus. And a second means for performing.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.