KR940012826A - 고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템 - Google Patents

고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템 Download PDF

Info

Publication number
KR940012826A
KR940012826A KR1019930025670A KR930025670A KR940012826A KR 940012826 A KR940012826 A KR 940012826A KR 1019930025670 A KR1019930025670 A KR 1019930025670A KR 930025670 A KR930025670 A KR 930025670A KR 940012826 A KR940012826 A KR 940012826A
Authority
KR
South Korea
Prior art keywords
clock signal
reference clock
phase
shift register
harmonic
Prior art date
Application number
KR1019930025670A
Other languages
English (en)
Inventor
엘. 프릿쳇 로버트
Original Assignee
제이. 티. 레베그
아메리칸 텔리폰 앤드 텔리그라프 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이. 티. 레베그, 아메리칸 텔리폰 앤드 텔리그라프 캄파니 filed Critical 제이. 티. 레베그
Publication of KR940012826A publication Critical patent/KR940012826A/ko

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K4/00Generating pulses having essentially a finite slope or stepped portions
    • H03K4/06Generating pulses having essentially a finite slope or stepped portions having triangular shape
    • H03K4/08Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
    • H03K4/90Linearisation of ramp; Synchronisation of pulses
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/14Preventing false-lock or pseudo-lock of the PLL
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00Oscillators
    • Y10S331/02Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

위상 동기 루프의 고조파 동기 검출용 집적회로는 주파수 합성기를 포함하는데, 이 주파수 합성기는 기준 클럭신호를 수신하고 발진기 클럭 신호(oscillator clock signal)를 발생시킨다. 위상 발생기는 기준 클럭 신호를 수신하고 또한 발진기 클럭 신호의 위상을 발생시킨다. 쉬프트 레지스터는 입력으로 발진기 클럭 신호를 수신하고 기준 클럭 신호의 위상에 의해 클럭되어 논리 상태들의 반복적인 시퀀스인 출력을 제공한다. 바람직한 실시예에서, 고조파 복호회로는 쉬프트레지스터의 출력을 복호화 하여 위상 동기 루프가 동기되는 고조파를 결정한다.

Description

고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 고조파 동기 검출기 회로를 갖는 위상 동기 루프 주파수 합성기를 개략적으로 도시한 도면,
제2도는 고조파 동기 검출기 회로를 갖는 주파수 발생기의 다른 실시예를 개략적으로 도시한 도면,
제3도는 방형 위상을 사용하는 고조파 동기 검출을 도시한 도면.

Claims (19)

  1. 위상 동기 루프의 고조파 동기를 검출하는 집적 회로에 있어서, 상기 집적 회로는; 기준 클럭 신호(CLKIN)를 수신하고 또한 발진기 클럭 신호(CLKOUT)를 발생시키는 주파수 합성기(12)와; 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 상기 기준 클럭 신호의 위상을 발생시키는 위상 발생기(26)와; 입력으로 상기 발진기 클럭 신호를 수신하고 또한 클럭 신호로 상기 기준 클럭 신호의 위상을 수신하되 논리 상태들의 시퀀스인 출력(OUT)을 제공하는 쉬프트 레지스터(18)를 포함하는 고조파 동기검출용 집적회로.
  2. 제1항에 있어서, 상기 쉬프트 레지스터(18)는 플립플롭인 고조파 동기 검출용 집적회로.
  3. 제1항에 있어서, 상기 위상 발생기(26)는 방형 위상 발생회로인 고조파 동기 검출용 집적회로.
  4. 제1항에 있어서, 상기 발진기 클럭신호(CLKOUT)를 수신하고 또한 수신된 상기 발진기 클럭 신호를 분주하여 상기 쉬프트 레지스터(18)에 제공하는 제1분주 카운터(14)를 더 포함하는 고조파 동기 검출용 집적회로.
  5. 제1항에 있어서, 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 수신된 상기 기준 클럭 신호를 분주하여 상기 주파수 합성기 및 상기 위상 발생기(26)에 제공하는 제1분주 카운터(14)를 더 포함하는 고조파 동기 검출용 집적회로.
  6. 제5항에 있어서, 상기 발진기 클럭 신호(CLKOUT)를 수신하고 또한 수신된 상기 발진기 클럭 신호를 분주하여 상기 쉬프트 레지스터(18)에 제공하는 제2분주 카운터(24)를 더 포함하는 고조파 동기 검출용 집적회로.
  7. 제1항에 있어서, 상기 위상 동기 루프가 동기되는 고조파를 확인하기 위해 상기 쉬프트 레지스터(18)로 부터의 논리상태 출력 스퀀스를 수신 및 복호화하는 고조파 복호회로(28)를 더 포함하는 고조파 동기 검출용 집적회로.
  8. 제1항에 있어서, 상기 쉬프트 레지스터 출력을 수신하고 또한 쉬프트 레지스터(18)출력에 응답하여 위상 동기 루프가 고조파 동기 조건에서 벗어나 동작하도록 발진기를 제어하는 리셋회로(34)를 더 포함하는 고조파 동기 검출용 집적회로.
  9. 위상 동기 루프의 고조파 동기 검출용 회로를 포함하는 시스템에 있어서, 상기 시스템은; 기준 클럭 신호(CLKIN)를 수신하고 또한 상기 기준 클럭 신호의 위상 (CLKOUT)을 발생시키는 주파수 합성기(12)와; 입력으로 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 클럭 신호로 상기 기준 클럭 신호의 위상을 수신하되 논리상태들의 시퀀스인 출력 (OUT)을 제공하는 쉬프트 레지스터(18)를 포함하는 시스템.
  10. 제9항에 있어서, 상기 쉬프트 레지스터(18)는 플립플롭인 시스템.
  11. 제9항에 있어서, 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 수신된 상기 기준 클럭 신호를 분주하여 상기 주파수 합성기 및 위상 발생기 회로(26)에 제공하는 제1분주 카운터(14)를 더 포함하는 시스템.
  12. 제9항에 있어서, 위상 동기 루프가 동기되는 고조파를 확인하기 위해 상기 쉬프트 레지스터(18)로 부터의 논리 상태 출력 시퀀스를 복호화 하는 고조파 복호회로(28)를 더 포함하는 시스템.
  13. 주파수 발생기의 고조파 동기를 검출하는 방법에 있어서, 상기 방법은, 기준 클럭 신호로 부터 발진기 클럭 신호를 발생시키는 단계와; 입력을 상기 기준 클럭 신호를 위상 발생기 회로에 제공하는 단계와; 상기 기준 클럭 신호의 위상으로 쉬프트 레지스터를 클럭하는 단계와; 상기 주파수 발생기가 고조파 동기되는가를 확인하기 위해 상기 쉬프트 레지스터 출력을 복호화 하는 단계를 포함하는 고조파 동기 검출방법.
  14. 제13항에 있어서, 상기 주파수 발생기가 동기되는 고조파를 확인하기 위해 상기 쉬프트 레지스터 출력을 복호화 하는 단계를 더 포함하는 고조파 동기 검출방법.
  15. 제13항에 있어서, 입력으로 상기 기준 클럭신호를 상기 위상 발생기 회로에 제공하는 단계는; 분주된 기준 클럭 신호를 발생시키기 위해 상기 기준 클럭 신호를 분주하는 단계와; 입력으로 상기 분주된 기준 클럭 신호를 상기 위상 발생기 회로에 제공하는 단계를 포함하는 고조파 동기 검출방법.
  16. 제13항에 있어서, 상기 기준 클럭 신호의 위상으로 상기 쉬프트 레지스터를 클럭하는 단계는; 분주된 기준 클럭 신호를 발생기키기 위해 상기 기준 클럭 신호를 분주하는 단계와; 상기 분주된 기준 클럭 신호로 상기 쉬프트 레지스터를 클럭하는 단계를 포함하는 고조파 동기 검출방법.
  17. 제16항에 있어서, 분주된 발진기 클럭 신호의 위상을 발생시키는 단계를 더 포함하는 고조파 동기 검출방법.
  18. 위상 동기 루프가 동기되는 고조파를 결정하기 위한 집적 회로에 있어서, 상기 집적회로는; 기준 클럭 신호(CLKIN)를 수신하고 또한 발진기 클럭 신호(CLKOUT)를 발생시키는 주파수 합성기(12)와; 상기 기준 클럭 신호를 수신하고 또한 상기 기준 클럭 신호의 위상을 발생시키는 위상 발생기(26)와, 상기 발진기 클럭 신호를 입력으로, 상기 기준 클럭 신호의 위상을 클럭 신호를 수신하되 출력 (OUT)을 제공하는 쉬프트 레지스터와; 상기 쉬프트 레지스터 출력(OUT)을 수신하고 또한 상기 주파수 합성기내 위상 동기 루프가 동기되는 고조파를 결정하기 위해 상기 쉬프트 레지스터의 출력을 복호화하되 상기 고조파를 식별하는 출력을 제공하는 고조파 복호회로(28)를 포함하는 고조파 결정용 집적회로.
  19. 제18항에 있어서, 상기 고조파 복호회로는 2진 회로인 고조파 결정용 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930025670A 1992-11-30 1993-11-29 고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템 KR940012826A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US982,817 1992-11-30
US07/982,817 US5337022A (en) 1992-11-30 1992-11-30 Harmonic lock detector

Publications (1)

Publication Number Publication Date
KR940012826A true KR940012826A (ko) 1994-06-24

Family

ID=25529535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930025670A KR940012826A (ko) 1992-11-30 1993-11-29 고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템

Country Status (5)

Country Link
US (1) US5337022A (ko)
EP (1) EP0600680B1 (ko)
JP (1) JPH06224755A (ko)
KR (1) KR940012826A (ko)
DE (1) DE69323964T2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675273A (en) * 1995-09-08 1997-10-07 International Business Machines Corporation Clock regulator with precision midcycle edge timing
US5909130A (en) * 1996-04-30 1999-06-01 Lucent Technologies Inc. Digital lock detector for phase-locked loop
US5627496A (en) * 1996-06-17 1997-05-06 Lucent Technologies Inc. PLL and phase detection circuit therefor
US5926052A (en) * 1996-07-01 1999-07-20 Motorola, Inc. Variable phase shifter and method
NL1021440C2 (nl) * 2001-09-28 2004-07-15 Samsung Electronics Co Ltd Vertragingsvergrendelde lus met meervoudige fasen.
US7091762B2 (en) * 2001-10-09 2006-08-15 Gallitzin Allegheny Llc Systems and methods for minimizing harmonic interference
US7209533B1 (en) * 2003-05-13 2007-04-24 National Semiconductor Corporation Delay locked loop with harmonic lock and hang prevention architecture
TWI345382B (en) * 2008-03-27 2011-07-11 Novatek Microelectronics Corp Phase lock loop (pll) system and phase locking method for pll
US7786763B1 (en) 2008-12-30 2010-08-31 Integrated Device Technology, Inc. Clock circuit with harmonic frequency detector
US8786374B2 (en) 2012-07-17 2014-07-22 Freescale Semiconductor, Inc. Error detection at an oscillator
KR102053352B1 (ko) * 2013-02-25 2019-12-09 삼성전자주식회사 고조파 락을 방지할 수 있는 위상 동기 루프 및 이를 포함하는 장치들
US9252788B1 (en) 2014-09-11 2016-02-02 International Business Machines Corporation Phase error detection in phase lock loop and delay lock loop devices
KR102375952B1 (ko) 2015-01-22 2022-03-17 삼성전자주식회사 위상 고정 검출 장치 및 검출 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988696A (en) * 1975-11-28 1976-10-26 The Bendix Corporation Phase lock detector for digital frequency synthesizer
US4077016A (en) * 1977-02-22 1978-02-28 Ncr Corporation Apparatus and method for inhibiting false locking of a phase-locked loop
US4115745A (en) * 1977-10-04 1978-09-19 Gte Sylvania Incorporated Phase lock speed-up circuit
US4151463A (en) * 1978-02-02 1979-04-24 Bell Telephone Laboratories, Incorporated Phase locked loop indicator
DE2918850C2 (de) * 1979-05-10 1983-05-26 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren und Schaltungsanordnung zum Erkennen des Regelzustandes einer Phasenregelschleife
US4590440A (en) * 1984-07-06 1986-05-20 American Microsystems, Inc. Phase locked loop with high and/or low frequency limit detectors for preventing false lock on harmonics

Also Published As

Publication number Publication date
JPH06224755A (ja) 1994-08-12
EP0600680A3 (en) 1995-01-04
EP0600680A2 (en) 1994-06-08
DE69323964D1 (de) 1999-04-22
EP0600680B1 (en) 1999-03-17
DE69323964T2 (de) 1999-08-19
US5337022A (en) 1994-08-09

Similar Documents

Publication Publication Date Title
KR950000761B1 (ko) 직렬 입력신호의 동기회로
KR930003584A (ko) 초 고주파 클럭 및 데이타 복구 회로를 위한 위상 검파기
KR940012826A (ko) 고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템
KR910002135A (ko) 위상차 검출회로
KR910007267A (ko) 시간축 발생기 회로와 동일 주파수의 2기준 신호 발생 방법
KR950029905A (ko) 위상 제어 클럭 신호 발생 방법 및 장치
KR850003644A (ko) 주파수 검파기
KR840005000A (ko) 수평주사 주파수 체배회로
KR950022152A (ko) 위상 고정 루프(pll)회로를 구비하는 신호 처리 장치
KR940012854A (ko) 안정된 위상 변별기를 갖는 위상 동기 루프
KR980007645A (ko) 에이치디티브이(hdtv)의 범용클럭발생장치
KR100254859B1 (ko) 위상차 검출 및 판별 회로
KR970055559A (ko) Pll 회로와 pll 회로용 노이즈 감소 방법
SE9301327D0 (sv) Sammansatt klocksignal
ATE362227T1 (de) Jitterarmes pll-taktrückgewinnungssystem hoher phasenauflösung
JPH066213A (ja) Pll回路のロック検出回路
KR920015744A (ko) 전압조절 발진기(vco)를 위한 o-위상 리스타트 보상회로 및 그 방법
KR880014744A (ko) 위상 고정 루프
KR950007297A (ko) 위상 동기 루프 및 동작 방법
KR930024303A (ko) 상태 머신 위상 고정 루프
KR960027638A (ko) 클럭 동기 장치
KR100236329B1 (ko) 클럭 복구회로
KR930020857A (ko) 전압제어 발진기의 안정화 시스템
KR940020380A (ko) 위상차 검출기(Phase Detector)
JP2533371Y2 (ja) 多相クロック発生回路

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid