KR940012826A - 고조파 동기 검출방법 및 장치와 그것을 포함하는 시스템 - Google Patents
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Abstract
위상 동기 루프의 고조파 동기 검출용 집적회로는 주파수 합성기를 포함하는데, 이 주파수 합성기는 기준 클럭신호를 수신하고 발진기 클럭 신호(oscillator clock signal)를 발생시킨다. 위상 발생기는 기준 클럭 신호를 수신하고 또한 발진기 클럭 신호의 위상을 발생시킨다. 쉬프트 레지스터는 입력으로 발진기 클럭 신호를 수신하고 기준 클럭 신호의 위상에 의해 클럭되어 논리 상태들의 반복적인 시퀀스인 출력을 제공한다. 바람직한 실시예에서, 고조파 복호회로는 쉬프트레지스터의 출력을 복호화 하여 위상 동기 루프가 동기되는 고조파를 결정한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 고조파 동기 검출기 회로를 갖는 위상 동기 루프 주파수 합성기를 개략적으로 도시한 도면,
제2도는 고조파 동기 검출기 회로를 갖는 주파수 발생기의 다른 실시예를 개략적으로 도시한 도면,
제3도는 방형 위상을 사용하는 고조파 동기 검출을 도시한 도면.
Claims (19)
- 위상 동기 루프의 고조파 동기를 검출하는 집적 회로에 있어서, 상기 집적 회로는; 기준 클럭 신호(CLKIN)를 수신하고 또한 발진기 클럭 신호(CLKOUT)를 발생시키는 주파수 합성기(12)와; 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 상기 기준 클럭 신호의 위상을 발생시키는 위상 발생기(26)와; 입력으로 상기 발진기 클럭 신호를 수신하고 또한 클럭 신호로 상기 기준 클럭 신호의 위상을 수신하되 논리 상태들의 시퀀스인 출력(OUT)을 제공하는 쉬프트 레지스터(18)를 포함하는 고조파 동기검출용 집적회로.
- 제1항에 있어서, 상기 쉬프트 레지스터(18)는 플립플롭인 고조파 동기 검출용 집적회로.
- 제1항에 있어서, 상기 위상 발생기(26)는 방형 위상 발생회로인 고조파 동기 검출용 집적회로.
- 제1항에 있어서, 상기 발진기 클럭신호(CLKOUT)를 수신하고 또한 수신된 상기 발진기 클럭 신호를 분주하여 상기 쉬프트 레지스터(18)에 제공하는 제1분주 카운터(14)를 더 포함하는 고조파 동기 검출용 집적회로.
- 제1항에 있어서, 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 수신된 상기 기준 클럭 신호를 분주하여 상기 주파수 합성기 및 상기 위상 발생기(26)에 제공하는 제1분주 카운터(14)를 더 포함하는 고조파 동기 검출용 집적회로.
- 제5항에 있어서, 상기 발진기 클럭 신호(CLKOUT)를 수신하고 또한 수신된 상기 발진기 클럭 신호를 분주하여 상기 쉬프트 레지스터(18)에 제공하는 제2분주 카운터(24)를 더 포함하는 고조파 동기 검출용 집적회로.
- 제1항에 있어서, 상기 위상 동기 루프가 동기되는 고조파를 확인하기 위해 상기 쉬프트 레지스터(18)로 부터의 논리상태 출력 스퀀스를 수신 및 복호화하는 고조파 복호회로(28)를 더 포함하는 고조파 동기 검출용 집적회로.
- 제1항에 있어서, 상기 쉬프트 레지스터 출력을 수신하고 또한 쉬프트 레지스터(18)출력에 응답하여 위상 동기 루프가 고조파 동기 조건에서 벗어나 동작하도록 발진기를 제어하는 리셋회로(34)를 더 포함하는 고조파 동기 검출용 집적회로.
- 위상 동기 루프의 고조파 동기 검출용 회로를 포함하는 시스템에 있어서, 상기 시스템은; 기준 클럭 신호(CLKIN)를 수신하고 또한 상기 기준 클럭 신호의 위상 (CLKOUT)을 발생시키는 주파수 합성기(12)와; 입력으로 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 클럭 신호로 상기 기준 클럭 신호의 위상을 수신하되 논리상태들의 시퀀스인 출력 (OUT)을 제공하는 쉬프트 레지스터(18)를 포함하는 시스템.
- 제9항에 있어서, 상기 쉬프트 레지스터(18)는 플립플롭인 시스템.
- 제9항에 있어서, 상기 기준 클럭 신호(CLKIN)를 수신하고 또한 수신된 상기 기준 클럭 신호를 분주하여 상기 주파수 합성기 및 위상 발생기 회로(26)에 제공하는 제1분주 카운터(14)를 더 포함하는 시스템.
- 제9항에 있어서, 위상 동기 루프가 동기되는 고조파를 확인하기 위해 상기 쉬프트 레지스터(18)로 부터의 논리 상태 출력 시퀀스를 복호화 하는 고조파 복호회로(28)를 더 포함하는 시스템.
- 주파수 발생기의 고조파 동기를 검출하는 방법에 있어서, 상기 방법은, 기준 클럭 신호로 부터 발진기 클럭 신호를 발생시키는 단계와; 입력을 상기 기준 클럭 신호를 위상 발생기 회로에 제공하는 단계와; 상기 기준 클럭 신호의 위상으로 쉬프트 레지스터를 클럭하는 단계와; 상기 주파수 발생기가 고조파 동기되는가를 확인하기 위해 상기 쉬프트 레지스터 출력을 복호화 하는 단계를 포함하는 고조파 동기 검출방법.
- 제13항에 있어서, 상기 주파수 발생기가 동기되는 고조파를 확인하기 위해 상기 쉬프트 레지스터 출력을 복호화 하는 단계를 더 포함하는 고조파 동기 검출방법.
- 제13항에 있어서, 입력으로 상기 기준 클럭신호를 상기 위상 발생기 회로에 제공하는 단계는; 분주된 기준 클럭 신호를 발생시키기 위해 상기 기준 클럭 신호를 분주하는 단계와; 입력으로 상기 분주된 기준 클럭 신호를 상기 위상 발생기 회로에 제공하는 단계를 포함하는 고조파 동기 검출방법.
- 제13항에 있어서, 상기 기준 클럭 신호의 위상으로 상기 쉬프트 레지스터를 클럭하는 단계는; 분주된 기준 클럭 신호를 발생기키기 위해 상기 기준 클럭 신호를 분주하는 단계와; 상기 분주된 기준 클럭 신호로 상기 쉬프트 레지스터를 클럭하는 단계를 포함하는 고조파 동기 검출방법.
- 제16항에 있어서, 분주된 발진기 클럭 신호의 위상을 발생시키는 단계를 더 포함하는 고조파 동기 검출방법.
- 위상 동기 루프가 동기되는 고조파를 결정하기 위한 집적 회로에 있어서, 상기 집적회로는; 기준 클럭 신호(CLKIN)를 수신하고 또한 발진기 클럭 신호(CLKOUT)를 발생시키는 주파수 합성기(12)와; 상기 기준 클럭 신호를 수신하고 또한 상기 기준 클럭 신호의 위상을 발생시키는 위상 발생기(26)와, 상기 발진기 클럭 신호를 입력으로, 상기 기준 클럭 신호의 위상을 클럭 신호를 수신하되 출력 (OUT)을 제공하는 쉬프트 레지스터와; 상기 쉬프트 레지스터 출력(OUT)을 수신하고 또한 상기 주파수 합성기내 위상 동기 루프가 동기되는 고조파를 결정하기 위해 상기 쉬프트 레지스터의 출력을 복호화하되 상기 고조파를 식별하는 출력을 제공하는 고조파 복호회로(28)를 포함하는 고조파 결정용 집적회로.
- 제18항에 있어서, 상기 고조파 복호회로는 2진 회로인 고조파 결정용 집적회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US5909130A (en) * | 1996-04-30 | 1999-06-01 | Lucent Technologies Inc. | Digital lock detector for phase-locked loop |
US5627496A (en) * | 1996-06-17 | 1997-05-06 | Lucent Technologies Inc. | PLL and phase detection circuit therefor |
US5926052A (en) * | 1996-07-01 | 1999-07-20 | Motorola, Inc. | Variable phase shifter and method |
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US7209533B1 (en) * | 2003-05-13 | 2007-04-24 | National Semiconductor Corporation | Delay locked loop with harmonic lock and hang prevention architecture |
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US8786374B2 (en) | 2012-07-17 | 2014-07-22 | Freescale Semiconductor, Inc. | Error detection at an oscillator |
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US3988696A (en) * | 1975-11-28 | 1976-10-26 | The Bendix Corporation | Phase lock detector for digital frequency synthesizer |
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US4115745A (en) * | 1977-10-04 | 1978-09-19 | Gte Sylvania Incorporated | Phase lock speed-up circuit |
US4151463A (en) * | 1978-02-02 | 1979-04-24 | Bell Telephone Laboratories, Incorporated | Phase locked loop indicator |
DE2918850C2 (de) * | 1979-05-10 | 1983-05-26 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren und Schaltungsanordnung zum Erkennen des Regelzustandes einer Phasenregelschleife |
US4590440A (en) * | 1984-07-06 | 1986-05-20 | American Microsystems, Inc. | Phase locked loop with high and/or low frequency limit detectors for preventing false lock on harmonics |
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