KR940012665A - 더블 게이트 박막 트랜지스터 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 더블 게이트 박막 트랜지스터에 관한 것으로 접촉 저항 및 직렬저항을 감소시켜 스위칭 속도를 향상시킨 것이다.
종래의 박막 트랜지스터는 게이트위에 반도체층이 형성되고 반도체층 양측에 소오스/드레인 전극이 형성되고 소오스/드레인 전극과 반도체층 사이에 n+반도체층이 형성되어 있다.
이와같은 박막 트랜지스터에 있어서는 접촉 저항 및 직렬저항이 커져서 구동전류의 손실이 크다.
본 발명은 더블 게이트 구조로써, 절연 기판위에 제1게이트 전극이 형성되고 제1게이트 전극위에 반도체층이 형성되고 반도체층 양측에 소오스/드레인전극이 ㄷ자 모양으로 형성되어 반도체층 일부를 감싸고 있으며, 반도체층과 소오스/드레인 전극사이에 오믹접촉층이 형성되고 반도체층 상부에 제2게이트 전극이 형성되어 있다.
따라서 제1, 제2게이트 전극에 동시에 전압을 인가하면 반도체층에는 두 개의 채널이 형성된다.
따라서 접촉저항 및 직렬저항이 감소하여 스위칭 속도가 빨라진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 더블 게이트 박막 트랜지스터 구조단면도.
제3도는 본 발명의 더블 게이트 박막 트랜지스터 공정단면도.
Claims (3)
- 절연기판(1)과, 절연기판(1)위에 형성된 제1게이트전극(2a)과, 기판(1) 및 제1게이트 전극(2a)위에 형성된 제1절연막(3)과, 상기 제1절연막(3)위에 반도체층(4)을 사이에 두고 양측으로 형성되는 소오스/드레인전극(6)과, 반도체층(4)과 소오스/드레인전극(6)이 접촉되는 면에 형성되는 오믹접촉층(5a, 5b)과, 상기 소오스/드레인전극(6) 및 반도체층(4)에 걸쳐 형성되는 제2절연막(7)과, 제1게이트전극(2a)상측의 제2절연막(7)위에 형성되는 제2게이트전극(2b)을 구비하여 이루어짐을 특징으로 하는 더블 게이트 박막 트랜지스터 구조.
- 절연기판(1)위에 제1게이트전극(2a)을 형성하고 전면에 제1절연막(3)을 형성하는 공정과, 제1절연막(3)위에 금속을 증착하고 제1게이트전극 양측 소정의 부위에만 남도록 제1소오스/드레인전극(6a)을 패터닝하는 공정과, 전면에 제1오믹접촉층(5a)을 증착하고 제1소오스/드레인전극(6a)위에만 남도록 패터닝하는 공정과, 전면에 반도체층(4)과 오믹접촉층(5b)을 차례로 증착하고 활성영역을 정의하여 제2오믹접촉층(5b)과 반도체층(4), 제1오믹접촉층(5b)의 불필요한 부분을 제거하는 공정과, 전면에 금속을 증착하고 채널부위에 불필요한 부분은 제거하여 제2소오스/드레인전극(6b)을 형성하는 공정과, 상기 제2소오스/드레인전극(6b)을 마스크로 이용하여 채널부위의 제2오믹접촉층(5b)을 제거하고 전면에 제2절연막(7)을 형성하는 공정과, 상기 제1게이트전극(2a)상부의 제2절연막(7)위에 제2게이트전극(2b)을 형성하는 공정으로 이루어짐을 특징으로 하는 더블 게이트 박막 트랜지스터 제조방법.
- 제2항에 있어서, 제1, 제2오믹접촉층(5a, 5b)으로 고농도 n형 마이크로-크리스탈 실리콘을 사용함을 특징으로 하는 더블 게이트 박막 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920022586A KR940012665A (ko) | 1992-11-27 | 1992-11-27 | 더블 게이트 박막 트랜지스터 구조 및 제조방법 |
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KR1019920022586A KR940012665A (ko) | 1992-11-27 | 1992-11-27 | 더블 게이트 박막 트랜지스터 구조 및 제조방법 |
Publications (1)
Publication Number | Publication Date |
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KR940012665A true KR940012665A (ko) | 1994-06-24 |
Family
ID=67211146
Family Applications (1)
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KR1019920022586A KR940012665A (ko) | 1992-11-27 | 1992-11-27 | 더블 게이트 박막 트랜지스터 구조 및 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR940012665A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US7288790B2 (en) | 2002-11-20 | 2007-10-30 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
-
1992
- 1992-11-27 KR KR1019920022586A patent/KR940012665A/ko not_active Application Discontinuation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7288790B2 (en) | 2002-11-20 | 2007-10-30 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
US7358124B2 (en) | 2002-11-20 | 2008-04-15 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
US7884365B2 (en) | 2002-11-20 | 2011-02-08 | Samsung Electronic S Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
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