KR940011427B1 - 내용 주소화 기억 장치의 자체 검사방법 및 그 시스템 - Google Patents

내용 주소화 기억 장치의 자체 검사방법 및 그 시스템 Download PDF

Info

Publication number
KR940011427B1
KR940011427B1 KR1019910005134A KR910005134A KR940011427B1 KR 940011427 B1 KR940011427 B1 KR 940011427B1 KR 1019910005134 A KR1019910005134 A KR 1019910005134A KR 910005134 A KR910005134 A KR 910005134A KR 940011427 B1 KR940011427 B1 KR 940011427B1
Authority
KR
South Korea
Prior art keywords
row
word
matching
read
cells
Prior art date
Application number
KR1019910005134A
Other languages
English (en)
Other versions
KR910018907A (ko
Inventor
조리안 에반트
Original Assignee
아메리칸 텔리폰 앤드 텔레그라프 캄파니
알.비.레비
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아메리칸 텔리폰 앤드 텔레그라프 캄파니, 알.비.레비 filed Critical 아메리칸 텔리폰 앤드 텔레그라프 캄파니
Publication of KR910018907A publication Critical patent/KR910018907A/ko
Application granted granted Critical
Publication of KR940011427B1 publication Critical patent/KR940011427B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용 없음.

Description

내용 주소화 기억 장치의 자체 검사방법 및 그 시스템
제1도는 CAM(content-addressable memory)과, 여기에 내장된 자체 검사 장치의 개략도.
* 도면의 주요부분에 대한 부호의 설명
14 : 메모리 셀 25 : 정합워드 레지스터
21 : 디코더 30 : 인코더
22 : XOR 게이트 37 : 카운터
40 : 비교기 42 : 와일드 카드 발생기
근래의 반도체 공업의 기술 동향은 반도체 장치 내부에 자체의 검사 갖도록 하고 있다. 상당히 복잡한 대형 IC 회로 반도체가 스스로에 대한 검사기능을 갖도록 하면, 정밀한 검사장비를 거치지 않고도 자체의 결함을 검진할 수 있다. 그러나 근래에도 여러형태의 반도체(예, RAM, ROM, FIFO)에 대한 자체검사를 행할 수 있는 일반 기술 방법이 아직 없다.
자체 검사기법이 대부분의 기능 반도체에 한정되어 있었지만, 기능적 구조인 내용 주소화 기억장치(Content Addressable Memory; CAM)에는 자체 검사 기법의 적용이 없었다. CAM은 매트릭스형의 메모리셀에 데이타를 쓰거나 읽는다는 점에서 RAM과 비슷하다. CAM은 여러개의 XOR 게이트를 가지며, 이들 각 게이트는 배열행내에 있는 메모리셀중의 하나의 분리된 셀과 관계가 있다. 각 행에서 메모리셀과 연결된 서로 AND된 출력측을 가지며, CAM에 워드를 각행에 저장된 워드와 정합되게 하게 하는 장점을 부여해 준다.
현행의 CAM에 대한 정합형태와 와일드 카드의 형태는 RAM과 같은 메모리분자도 상당히 복잡하다. 그렇기 때문에 RAM에 이용하는 자체검사 기법이 CAM에 대해서는 적절하지 못한 것이다.
따라서 CAM 자체에 검사기능을 부가하는 기법이 요청되고 있다.
본 발명에서는 셀 배열(각 셀은 메모리 부분과 XOR 게이트를 가짐), 한 세트의 관련 블럭으로 구성된 CAM의 검사 방법에 관해 기술하고 있다. 본 발명의 방법에서는 반도체 장치내의 모든 요소를 정확히 검사하기 위하여 기록, 정합 및 판독 동작을 연속적으로 행한다. 각 기록 동작에서 각 기록 동작시에 제로, 1, 1 워드내의 실행제로 또는 제로 워드내의 실행 1로 구성된 그룹으로 부터의 소정의 데이타 워드는 한행의 메모리 셀에 연속적으로 기록된다. 각 정합 동작에서는 그룹 내의 데이타 워드의 소정의 1를 정합 레지스터에 인가한 후 CAM에서의 각행에 기록된 워드와 정합을 행한다. 각 판독 동작은 연속행위 셀 내용을 판독하고, 워드가 데이타 워드 그룹중의 어느 것에 대응하는지를 결정하기 위하여 내용을 검사함으로서 행한다. 양호한 실시예에 있어서, 정합 동작과 판독동작은 거의 동시에 행하여져서, 정합워드가 전체행의 내용과 정합됨에 따라 연속행의 셀이 판독된다. 기록 동작과 정합동작의 결과로 인하여 CAM의 각 요소가 유효한 동작을 하고 있음이 증명된다. 양호한 실시예에 있어서는 기록, 정합 판독 동작이 7개의 순차로 행해진다.
[도표 Ⅰ]
Figure kpo00001
W는 기록, M은 정합/판독 동작, 첨두의 표시기호 0, 1,
Figure kpo00002
,
Figure kpo00003
는 기록, 정합/판독등의 특정 동작에서 전체 제로 워드, 1워드에 9워드로의 변환제로, 전체 0워드에서 1워드로의 변환을 표시한다. 정합/판독 동작과 관계된 첨두 기호가 2개인 경우에, 제1 첨두 기호는 정합워드를, 제2 첨두 기호는 판독이 기대되는 워드를 표시한다. 첨두 기호가 하나인 경우, 정합된 워드는 셀 행에서 판독이 기대된 워드와 동일하나, 상향 표시 화살표와 하향표시 화살표는 화살표에 연속되는 특정 순서의 동작이 각 연속 행의 배열에서 행해지고, 화살표가 상향인가 하향인가의 표시에 따라 최초의 행이나 최후의 행부터 개시된다.
예컨대, 제1 동작(1)은 전체 제로 워드가 메모리 셀의 각 연속행의 서입되어 있는 경우 최초의 행부터 시작되는 단일 기록 동작(W0)이다. 제2 순차의 동작에는 정합/판독 동작(M1/0), 기록동작(W1), 기록동작(W0) 및 기록동작(W1)을 구비하며, 이들 동작은 연속 셀의 행에서 실행한다. 정합/판독 동작은 전체 1인워드를 배열내에 저장된 워드에 정합시킴으로서 정해지며, 이때에 연속행에 저장된 워드를 동시에 판독함으로서 워드 전체 제로중의 1인지의 여부를 결정한다. 순차(2)에서의 각 기록 동작(W)은 첨두 기호 표시에 따라 전체 1, 또는 전체 0을 기록함으로서 행해진다. 동작 순서(4),(5),(7)로 셀의 행에서 연속 실행되는 한 세트의 기록, 정합/판독 동작이다. 순서(3),(6)은 (2),(4),(5),(7) 순서와는 달리 1이나 0의 단일워드가 아닌 정합/판독에 의해서 행해진다. (3),(6) 순서에서 정합/판독 동작(
Figure kpo00004
,
Figure kpo00005
)을 행함으로서, CAM의 정합 기능에 유용하게 검사된다.
기록과 정합/판독 동작의 실행으로서, CAM의 전체 요소들이 완전하게 검사된다. 따라서, CAM의 이러한 순간적인 자체 검사로서 결함요소를 100% 찾아낸다.
제1도는 종래의 CAM(10)의 개략도이다. CAM(10)은 메모리 셀(14)로 된 m×n배열(12)로 된다. (m,n은 정수) 각 셀은 DATA-IN 레지스터(16)에 첫번째로 입력된 n비트의 워드중의 분리 1을 저장하고, 한 세트의 레지스터 출력선 171, 172, 173…17n중의 한선을 통해 셀에 전송된다. 각 행의 셀(14)에 저장된 워드는 DATA-OUT 레지스터(19)에 접속된 한 세트의 선로 181, 182, 183…18n중의 한개를 통해 배열(12)로 부터 판독된다. DATA-OUT 레지스터(19)에 저장된 데이타는 버스(20)를 거쳐 외부장치에 출력된다. 데이타 워드가 기록될 셀의 행이나 판독될 데이타가 저장된 셀의 행에 대한 확인은 CAM과 관계된 디코더(21)로의 행 어드레스 입력에 따라 설정된다. 디코더(21)는 어드레스를 해독하여 행의 확인을 하고, 지정된 셀의 행에서 데이타(n비트 워드의 형태)를 판독하거나 2행에 데이타를 저장한다.
CAM은 다른 형태의 메모리 장치와 달리, 연관 어드레싱 기능이 있다. 즉 각행의 셀(14)에 저장된 데이타 워드에 n비트의 스트링을 정합하여, 2행의 어드레스를 식별한다. 이하에서는 정합된 n비트의 스트링을 "정합 워드"라고 칭한다. 배열(12)의 각 열에서 셀(14)과 관계된 각 XOR 게이트(22)는 한 세트의 선로 241, 242, 243…24n의 한 선로상의 비트와 관계된 관련 셀의 내용과 XOR을 행한다. 각 선로는 CAM(10)과 관계된 MATCH 레지스터(25)에 보유된 정합 워드의 비트중의 분리 비트에 연결된다. 셀(14)과 관계된 각 XOR 게이트에서 행해지는 XOR의 동작은 한세트의 AND 게이트, 261, 262…26n-1을 거쳐서 XOR 게이트의 출력 신호와 AND 연산 논리를 행한다. 셀의 각 행에 있는 AND 게이트 26로 부터의 출력신호(행에서 게이트 261-26n-1출력신호의 AND 연산 결과치)는 인코더(30)의 한세트의 입력선(281282…28m)의 한 분리선에 인가된다. 입력 선호(281-28m)상의 신호에 응답하여, 인코더(30)는 행의 식별을 표시하는 출력선로(311,312,313…31m)상의 신호를 공급한다. 행 내의 내용은 MATCH 레지스터(25)내의 정합 워드와 동일하다. AND 게이트(32)와 OR 게이트(33)는 선로(281-28m)에 연결되며, 각 게이트는 이들 선로상 신호의 AND 논리합과 OR 논리합을 표시하는 신호를 발생한다.
제1도에 도시된 CAM(10)은 정합선로(241, 242, 243…24n)에 각각 접속된 한 세트의 출력선로(351,352,353…35n)을 갖는 와일드 카드 레지스터(34)로 구성된다. 와일드 카드 레지스터의 비트에 따라, 선로(351-35…35n)의 한 개 이상의 신호가 된다. 와일드 카드 레지스터의 선로(351,352,353…35n)상의 신호가 논리 1일때에 신호는 선(241,242,243…24n)의 대응 선로상에서 수신된다. 선택된 한 선로(241,242,243…24n)상에서 논리 "1"을 설정하기 위해 와일드 카드 레지스터(34)의 내용을 선택함으로서, 정합 레지스터(25)내의 정합워드의 대응 비트가 표시된다.
도시된 CAM(10)에는 결함이 있을 수 있다. 메모리 셀(14)의 배열(12) 자체는 (a) "충돌" 결함 (b) 천이 결함, (c) 연결 결함 및 연결 결함 및 천이 결함의 영향을 받기 쉽다. 충돌 결함은 먼저 셀에 기입된 상태를 무시하고 셀의 내용이 "1"이나 "0"으로 된다.천이 결함은 셀(14)의 내용이 "1"과 "0"을 기입할 때에 "0"이나 "1"로 또는 "1"에서 "0"으로 전혀 변동하지 않을 때에 발생하게 된다. 셀(14)내의 비트 상태가 셀 내의 비트의 변경으로 인해서 변동될 때에 연결 결함이 일어난다.
메모리 셀 배열(12)의 결함과 더불어, CAM의 다른 부분에서도 결함이 일어날 수 있다. 예컨대 디코더(21)는 셀(14)의 지정행에 억세스하는데 실패할 수도 있으며, 다른 행에 어드레스될 수도 있다. 인코더(30)는 매치 레지스터(25)의 하나와 정합한 워드를 포함하는 각 행의 셀(14) 어드레스를 출력하는데 실패할 수도 있다.
정합 레지스터(25)는 각 선로(241,242,243…24n)상의 신호 상대가 "0" 또는 "1"에서 충돌이 있을 경우에 적정한 정합 워드의 공급을 못한다. 와일드 카드 레지스터(32)는 출력선로(341,342,343…34n)상에 나타나는 신호가 충돌 "1" 또는 "0"인 경우에 실패한다. OR 게이트(22) 자체가 결함일 수도 있다. 예컨대 한개 이상의 OR게이트(22)가 4개의 가능한 입력된 신호중의 하나에 응답하여 적정한 신호를 출력하는데 실패할 수도 있다. 각 데이타-인, 데이타-아웃 레지스터(16,19)은 충돌형 결함으로 인해서 실패할 수도 있다.
CAM(10)을 완전히 검사하기 위하여, 이상 서술한 바와 같은 결함이 검출되어야 한다. 본 발명에 따르면, 각 형태의 결함이 존재하는지를 검출하기 위하여 CAM의 완전한 검사를 위한 기술이 개발되어 있다. 이하에서 상술하겠지만, 본원에 따른 CAM(10)의 검사는 소정 세트의 기록, 정합 및 판독 동작을 연속적으로 실행함으로서 행해진다. 각 기록 동작시에, (a) 전체 1, (b) 전체 0, (c) 제로 워드에서 가변하는 1, (d) 1워드에서 가변하는 제로로 구성된 그룹에서 선정된 데이타는 CAM(10)의 배열(12)내에서 셀(14)의 한행에 기록된다. 각 정합동작은 상기 4개의 데이타 워드 그룹에서 선정된 데이타 워드를 동일시간에 각행에 저장된 워드와 정합시킴으로서 실행된다. 판독 동작은 정합동작과 동시에 행하여지며, 각 행의 셀(14)내용이 판독되어서, 저장워드가 데이타 워드 그룹의 소정 워드에 대응하는지를 검사한다. 기록, 정합 및 판독 동작의 소정순차는 CAM(10)의 전체 소자(예: 셀 배열(12), 디코더(21), 인코더(30), 레지스터(16,19,25,34)를 검사하기 위해 선택된다.
적정 순차로 기록, 정합 및 판독 동작의 실행을 용이하게 하기 위하여, CAM(10)에는 AND 게이트(32), OR 게이트(33), 카운터(37), 검사 패턴 발생기(38), 비교기(40), 와일드 카드 발생기(42), AND 게이트(44) 및 OR 게이트(46)가 설비되어 있다. 검사 시스템(36)의 모든 소자는 하나의 패키지 형태로 CAM(10)의 소자와 일반적으로 집적되어 있다. 상향/하향 카운터인 검사 시스템(35)의 카운터(37)는 디코더(21)에 공급된 계수를 발생하는데 기여한다. 검사 패턴 발생기(38)는 데이타-인, 정합 레지스터(16,25)에 상기 데이타 형태중의 하나(a) 전체 0워드, (b) 전체 1워드, (c) 1워드 내에서의 가변제로, (d) 제로 워드내의 가변 1)를 공급한다.
검사 시스템(36)의 비교기(40)는 선로(311,312,313…31m)상의 신호를 카운터(37)의 계수치와 비교되고, 신호가 계수치와 같거나 그렇지 않은 것을 표시하는 비트를 출력한다. 와일드 카드 발생기는 CAM(10)의 와일드 카드 레지스터(34)에 전체 1을 공급하는 레지스터를 구비하여, 정합 워드를 정확하게 표시하였는지를 검사한다. AND 게이트(44)와 OR게이트(46)는 데이타-아웃 레지스터(19)에 연결되어서 버스 상(20)의 워드 출력 비트와 AND 곱 또는 OR 합을 행한다.
시스템(36)은 CAM을 기록, 정합 및 판독 동작을 도표 Ⅱ에 도시한 바와 같이 연속적으로 실행함으로서 CAM(10)을 검사한다.
[도표 Ⅱ]
Figure kpo00006
W와 M은 기록 및 정합/판독 동작을 가각 표시한다.(정합과 판독 동작은 동시에 행해진다). W와 M 다음의 첨자 0, 1,
Figure kpo00007
및
Figure kpo00008
은 동작이 전체 1인 워드, 전체 0인 워드, 1워드내의 제로 및 제로 워드에서 1로 가변되는 워드를 기록이나 정합 및 판독에 의해 행해진다. 따라서, 기록 동작 W0은 디코더(21)에서 어드레스된 행에서 전체 1인 워드를 기록함으로서 행해진다. 이와 동일하게, 정합/판독 동작 M1은 각행에 저장된 워드에 전체 1인 워드를 정합함으로서 행해진다. AND 게이트(44)와 OR 게이트(46)는 버스(20)상의 워드비트와 각각 AND와 OR 연산을 행하여 판독된 워드가 전체 1 또는 전체 0인지를 분석하기에 충분한 정보를 발생하는 한쌍의 비트를 발생한다. 한편, AND 게이트(44)와 OR 게이트(46)는 콤팩트, 즉 판독 워드의 비트 곱을 감소시킨다.
(2) 순차에서의 정합/판독 동작 이후에, 기록 동작 W1이 행해지고, 전체 1인 워드는 디코더(21)가 지시하는 셀의 행에 기록된다. 이러한 동작은 검사 패턴 발생기(38)가 전체 1인 워드를 데이타-인 레지스터(16)에 로드함으로서 행해진다. 계속하여 기록 동작 W1이후, 제2 기록 동작 W0가, 전체 제로인 워드가 현재 지정된 행에 이전의 기록 동작과 동일한 방식으로 기록되는 동안에 행해진다. 마지막으로 (2) 순차 기간에, 기록 동작(W1)은 전체 1워드가 현재 지정된 행에 기록되는 기간에 행해진다. (2) 순차 M1/0, W1, W0및 W1은 배열(12)의 각 행에서 연속적으로 행해진다.
정합/판독 동작(M1/0)이 (2) 순차 기간에 행해질 때마다, 와일드 카드 발생기(42)는 와일드 카드 레지스터 전체 1인 데이타 스트링을 공급한다. 각 라인 241, 242, 243…24n상에 "1"이 존재할 때에, 정합 레지스터(25)내의 정합 워드의 모든 비트는 마스크하여, AND 및 OR 게이트(32,33)의 출력이 "전체 정합"상태임을 표시하는 "1"이 된다. (2) 순차 기간에 전체 정합 상태를 검출하기 위하여 AND 및 OR 게이트(32,33)의 실패는 와일드 카드 레지스터(34)나 XOR 게이트(22)중의 한개에 결함이 있음을 표시한다. 와일드 카드 레지스터(34)는 모든 작동기간중 제로 스트링을 발생한다.
(2) 순차에 이어서, (3) 순차가 행해진다. (3) 순차에서의 첫번째 동작은 셀(14)에 저장된 워드에 매칭된 워드를 통해 제조로 변함으로서 정해지는 데이타 워드 스트링 기간에 정합/판독 동작을 행하는 것이다. 이런 정합을 달성하기 위해, 검사 패턴 발생기는 한 세트의 데이타 워드(1111…0, 111…01, 111…011, 011…111)를 연속 발생한다. 발생한 데이타 워드는 좌측에서 이전 워드 쪽으로 이동한 비트이다. 각 발생 데이타 워드에 나타나는 "0"은 전체 1인 워드로 변하게 된다. 이러한 정합동작시에, 한 워드를 통해 "0"로 변하므로서 구해진 한 워드는 정합 레지스터(25)에 기록되어서, 각 행의 배열에 저장된 워드와 정합된다. (3) 순차 기간에 상기 정합의 연속 실행에 따라, "0"이 한 워드에 감으로서 구해진 다음의 연속 워드는 정합 레지스터(25)에 기록되어서, 배열에 저장된 워드에 대해 정합을 한다. 연속의 "이동 제로" 순차의 각 워드에 대해, AND와 OR 게이트(32,33)에서의 "0" 출력 신호로 나타난 바와 같이 어떠한 정합도 발생하지 않는다.
발생하는 "이동 제로 워드의 동시 정합에 있어서, 판독 동작은 행에서 저장 워드가 판독되고, 이 워드가 정합 레지스터(25)에 유지된 워드와 동일한지를 검사하기 위한 기간 동안 지정 행의 셀(14)에서 행해진다. 특정 행의 셀(14)의 확인은 정합/판독 동작의 실행기간에 판독된다. 앞서와 같이, 각 판독 동작이 종료한 후, AND, OR 게이트(44,46)는 비트와의 AND, OR 연산으로 구해진 결과를 표시하는 신호를 발생한다. (6) 순차의 제1 정합/판독 동작은
Figure kpo00009
는 제로가 1워드로 이동함으로서 구해진 각 연속 워드에 대해 반복된다.
제1 정합/판독 동작 M0에 연속하여, 기록 동작 W0과 정합/판독 동작 M0의 조합(도표 Ⅱ에서 W와 M으로 표시)이 제로가 1워드로 이동에 의해 구해진 각 워드에 대해 행해진다. 따라서, 이러한 워드에 대하여, 기록 동작이 행해지고, 셀(14)의 지정행에 워드가 기록된다. 그후, 동일워드가 전체 행내의 워드와 정합된다. 정합의 발생시에, 지정행이 판독되고, 내용이 지정워드에 대응하는지를 검사한다. 1인 워드가 제로로 이동함으로서 구해진 연속워드가 기록되어서 정합되면, 기록 및 정합/판독 동작이 다음 워드에 대해 연속적으로 행해진다. M,
Figure kpo00010
의 종료후에, 기록 동작 W0가 행해지고, 전체 1인 워드가 지정행에 기록되어서, 행내의 워드가 전체 제로임을 확인한다.
(3) 순차에 연속하여, (4) 순차인 기록 및 정합/판독 동작이 행해진다. 도표 Ⅱ에서, (4) 순차의 첫번째 동작은 전체 1워드가 배열(12)에 저장된 워드와 동시에 정합되는 기간에 정합/판독 동작(M1)이다. 동시에, 셀(14)의 연속행으로 부터 워드가 판독되고, 그 후 워드가 전체가 1인지를 검사하기 위해 분석된다. 정합/판독 동작후, 기록동작(W0)가 행해진다. 다음에 정합/판독 동작(M0)이 행해지며, 전체 제로인 워드가 배열(12)에 저장된 워드가 정합된다. 동시에, 판독 동작이 행해지고, 기록 동작의 실행에 따른 행내의 워드가 판독되어서, 워드가 전체 1인지를 정하기 위해 검사한다. (4) 순차의 최종 동작은 기록 동작으로서, 전체 1인 워드가 행에 기록되는 기간에 행해진다. (4) 순차의 정합/판독 및 기록동작(M1,W0,M0,W1)은 셀(14)의 최저의 행에서 연속적으로 행해진다.
(4) 순차에 연속하여, (5) 순차의 기록 및 정합/판독 동작이 행해진다. (5) 순차의 제1동작은 전체 1워드를 배열(12)에 저장된 워드와 정합함으로 행해진 정합/판독 동작(M1)이다. 정합과 동시에, 판독 동작도 행하여지며, 이때에 연속행의 셀내의 워드가 판독되어서, 워드가 전체 1인지를 결정하기 위해 분석된다. 도표 Ⅱ에서 하향 화살표의 표시와 같이, 이 순차에서 실행된 판독 동작은 서로의 최하부 행에서 일어난다. 따라서, (5) 순차에서 카운터(36)는 디코더를 행의 어드레스에 로드하고, 연속 셀행에 따라, 카운터는 디코더에 감소치를 공급한다.
정합/판독 동작(M1)이 (5) 순차에서의 실행후에, (5) 순차에서 행해진 다음 동작은 기록 동작(W0)이다. 다음에 기록 동작(W1)은 전체 1인 워드가 동일행에 기록되는 기간에 행해진다. 이 기록 동작에 연속하여, 기록 동작(W0)이 행내에 전체 1인 워드가 기록되는 기간에 행해진다. 정합/판독 및 기록 동작의 (5) 순차가 셀(14)의 최하위에서 행해진 후에, 카운터(36)의 감소된 계수치에 따라 상위 행 셀에서 행해진다.
(5) 순차에 연속하여, 기록 및 정합/판독 동작인 (6) 순차가 이어진다. (6) 순차는, 1을 전체 0인 워드로 이동시켜 구해진 각 연속 워드를 배열에 저장된 워드와 정합시킴으로서 실행되는 정합/판독 동작 M1을 행함으로서 개시된다. 상기 순차내의 각 워드가 정합됨에 따라, 동일 지정행의 셀(14)이 판독되고, 정합 워드에 대응하는지를 검사하기 위해 내용이 검사된다. 정합/판독 동작 M1이 일단 행해지면, 기록 및 정합/판독 동작의 조합(도표 Ⅱ에서 쌍으로 표시)이 각 워드에 대해 행해진다. 따라서, 제로 워드가 1로 됨으로서 구해진 각 워드는 지정행의 셀에 기억된다. 그후, 동일 워드가 배열(12)의 정합되는 반면, 지정행이 판독되어서 정합 워드인지를 검사한다. 기록 및 정합/판독 동작이 제로 워드가 1로 변함으로 구해진 각 연속 워드에 대해 실행된다. 동작
Figure kpo00011
Figure kpo00012
동작의 완료후에, 기록 동작(W1)이 행해져서, 지정행의 셀 내용이 전체 1로 된다.
이하에서 상술하겠지만, (3), (6) 순차에서의 정합/판독 동작은 CAM(10)의 정합용량을 검사하기 위해 실행된다. (3) 순차의
Figure kpo00013
과 (6) 순차의
Figure kpo00014
은 AND 및 OR 게이트(44,46)의 특정 결함의 검사를 위해 행해진다. 이러한 특정의 동작이 바람직하지만, AND 게이트(44), OR 게이트(46)의 자체 검진 설계를 생략할 수도 있다.
순차(6)의 기록 동작(W1) 이후에, (7) 순차의 기록 및 정합/판독 동작이 행해진다. (7) 순차에 행해진 제1동작은 정합/판독 동작(M0)이며, 이 기간에 전체 제로인 워드가 셀(14)의 각 행에 저장된 워드와 정합된다. 동시에, 연속행의 셀에서 판독 동작이 행해지고, 하부의 행에서 부터 전체 제로인 워드에 내용(워드)이 대응하는지를 검사한다. 그후에, 연속 정합/판독(M1) 동작이 행해지고, 전체 1인 워드가 배열(12)에 저장된 전체 1인 워드에 대해 정합된다. 동시에, 판독동작이 실행되고 행의 셀(14) 내용이 판독되어서 전체 1인 워드에 대응하는지를 검사한다. 정합/판독 동작에 이어서, 기록 동작(W0)이 행해지고, 전체 제로인 워드가 이전에 판독된 행에 기록된다. 도표 Ⅱ에서 하향 화살표로 표시한 바와 같이, 각 상위 행의 셀(14)상에서 동작이 연속된다.
이상의 (1)~(7) 순차는 CAM(10)의 결함 정형치를 진단하는데 충분하다. 첫번째로 배열(12)에서 충돌 "1" 결함이 있는 경우를 가정하자. 셀(14)내의 충돌 "1" 결함은 (1) 순차의 기록 동작(W0)와 (2) 순차의 정합/판독 동작(M1/0)의 실행으로 명백해진다. (1) 순차 기간에 각 연속 기록 동작(W0)에 이어서, 각 행내의 셀(14)은 제로를 포함한다. 따라서, (2) 순차의 각 연속 정합/판독 동작(M1/0) 기간에, 데이타-아웃 레지스터(19)로부터 판독된 각 워드는 제로가 될 것이며, AND 및 OR 게이트(44,46)의 출력은 "0"이 될 것이다. 그렇지 않을 경우 충돌 "0" 결함이 존재하게 된다.
충돌 "0" 결함은 (4) 순차의 기록 동작(W)과 (5) 순차의 정합/판독 동작(M1)이 연속 실행으로 명백해진다. (4) 순차의 기록 동작(W1)의 실행후에, 각 행의 셀(14)에는 "1"을 포함하며, 이때, (5) 순차의 정합/판독(M1) 동작의 연속 실행 기간에 판독된다. 따라서, AND, OR 게이트(44,46)는 각 행의 셀(14)이 판독될 때에 "1"을 출력한다. 그렇지 않을 경우에, 충돌 "0" 결함이 존재한다.
"0"에서 "1로의 변환에 실패한 각 행의 한개 이상의 셀(14)과 관계된 결함은 (4) 순차의 정합/판독 동작(M0), 기록 동작(W1) 및 정합/판독 동작(M1)의 실행으로 자명해진다. 각 연속행의 내용을 판독하고, 전체 1인 워드를 기록하고, 행의 내용을 판독하면, 제로인 임의 셀(14)은 AND, OR 게이트(44,46)의 신호차로 나타난다. 동일한 방식으로 "1→0"으로 이동 결함도 (7) 순차의 정합/판독(M1), 기록(W0) 정합/판독(M0)의 연속 실행으로서, AND, OR 게이트(44,46)간의 신호차로서 자명해질 것이다.
한개 이상의 셀 내용이 인접행의 셀 변경으로 인해 일어나는 내용상의 변동(1→0 또는 0→1)이 있을 때에 발생하는 연결 결함은 (4) 순차의 정합/판독 동작(M0)과 기록 동작(W1)과, (5) 순차의 정합/판독 동작(M1)의 연속 실행으로 분명해진다. 언급한 바와 같이, (4) 순차의 정합/판독 및 기록 동작(M0,W1)에 따라, 각 행의 셀 1차로 판독되고, 그후 전체 1인 워드가 행에 기록된다. 이전의 행에서 기록 동작(W1)이 행해짐에 따라 하나 이상의 제로가 임의의 연속행의 셀(14)에 나타날 경우에, 이러한 결함은 (5) 순차의 정합/판독 동작(M1)으로 명백해진다.
정합/판독(M1)과 기록 동작(W0)의 (5) 순차가 연속적으로 실행되어서 jth (i<임)행에 워드의 기록 결과에 따라 전체 제로가 되는 셀(14)의 jth행에 나타나는 "0"의 연결 결함을 분명하게 한다. 이와 유사하게, (2) 순차의 정합/판독 동작(M1/0)과 기록 동작(W1)은 셀(14)의 jth행에 나타나는 연결 결함을 검출할 것이다.
어드레싱 결함은 디코더(21)가 셀(14)의 정확한 행으로의 지정에 실패할 때에 일어난다. 이러한 유형의 결함은 (5) 순차의 정합/판독 동작(M1)과 최종 기록 동작(W0)과 (2) 순차의 최종 기록 동작(W1)의 연속동작으로 분명해진다. (2) 순차의 기록 동작이 실행될 때에, 전체 제로인 워드는 전체 1인 연속행의 셀(14)에 기록된다. 디코더(21)가 제로가 기록되지 않은 행을 지정할 경우에, 워드 판독은 1로 된다. 따라서, 각 AND 게이트(44)와 OR 게이트(46)는 지정 결함을 표시하는 "1"을 출력한다. 이와 동일 방식으로, (5) 순차의 기록 동작이 행해질 때마다, 전체 "1"인 워드는 전체 제로인 연속행의 셀(14)에 기록된다. 따라서, 지정 결함은 (5) 순차의 정합/판독 동작(M1)의 연속 실행에 따라 전체 1인 워드가 판독될 경우에 검출된다. (2), (5) 순차가 셀(14)의 행에서 연속적으로 행해진 후, 지정 결함은 기록 및 정합/판독 동작의 두 순차의 실행 기간에 검출될 것이다.
언급한 바와같이, 연결 및 이동 결함들은 서로 무관한 것이 아니다. 이러한 결함들은 연결 및 이동 결함이라고 한다. 이러한 유형의 결함은 (2),(5) 순차의 실행으로 명백해진다.
CAM(10)의 정합 용량에 있어서의 에러 검출은 (1)(7) 순차의 실행으로 밝힐 수 있다. 전체 제로 워드가 배열(12)에서 전체 제로에 대해 정합될 때에 야기되는 결함을 생각해보자. 전체 제로가 워드가 정합 레지스터(25)에 인가될 때에, AND, OR 게이트(32,33)은 정합이 일어날 때에 제로를 출력한다. 따라서, (7) 순차의 정합/판독 동작(M0)시에, 정합 레지스터(25)내의 전체 제로 워드가 배열(12)내의 전체 제로와의 정합은 AND OR 게이트(32,33)의 "0" 출력치에 의해 검출된다. 반대로, 정합 레지스터(25)에서의 정합은 (4) 순차의 정합 동작(M1)의 실행으로 검출될 수 있다.
비정합 상태의 검출은 배열(12)내의 전체 1에 대해 전체 제로 워드를 정합하고, 배열내의 전체 제로에 대해 전체 1워드를 정합함으로서 달성된다. 그러나, 이 방법은 특정 선로(24124224324n)와 연결된 XOR 게이트(22)와 무관하지 않는다.
디코더(30)가 결함이 있을 때에, 셀(14)의 행에 대한 정확한 어드레스의 확인에 실패할 것이다. 이러한 유형의 결함 검출은 (7) 순차의 기록 동작(W1)과 정합/판독 동작(M1)의 실행으로 구해진다. 기록 동작 W1이 (7) 순차의 실행에 따라, 전체 1인 워드는 이전에 포함된 전체 1을 갖는 행의 셀에 기록된다. 배열(12)의 나머지도 전체 제로를 가진다. (7) 순차의 연속 정합/판독 동작(M1)이 실행기간에, 인코더는 행의 어드레스를 이미 기록된 1인 워드에 되돌린다. 동일 어드레스의 복귀 실패는 비교기(40)에서 감지되며, 이것은 이러한 유형의 실패가 존재함을 표시한다.
와일드 카드 레지스터(33)내의 어떤 결함은 와일드 카드 발생기(42)가 전체 1인 워드를 레지스터에 로드하여, (2) 순차의 정합/판독 동작 M1/0기간에 마스크 워드의 전체 비트를 마스크함으로서 증명할 수 있다. 정합 워드의 전체 비트를 마스크함으로서, AND 게이트(32)는 와일드 카드 레지스터(34)가 적정하게 동작할 경우 정합/판독 동작의 실행에 따라 전체 정합 상태를 표시한다. 동일한 방식으로 와일드 카드 레지스터(34)에 (4) 순차의 정합/판독 동작 M0기간에 전체 제로가 공급될 때에, 어떠한 정합 상태도 와일드 카드 레지스터가 적정하게 동작할 경우 발생하지 않는다.
앞서 상술한 정합/판독 동작의 (1)~(7) 순차로 CAM(10)을 검사하는 장점으로는, AND와 OR게이트(44,46)으로서 검사할 수 있다는 것이다. AND 게이트(44)와 관계된 충돌 "1"결함은 기록 세그먼트가 실행된 후, (3) 순차의
Figure kpo00015
동작에 관한 정합/판독 세그먼트의 실행동안에 자체적으로 분명해진다. 충돌제로 결함은 (4) 순차의 (M1) 동작에 대한 정합/판독 세그먼트의 실행에 따라 분명해진다. OR 게이트와 관계된 충돌 "1" 결함은 기록 세그먼트가 실행된 후 (6) 순차의
Figure kpo00016
동작에 대한 정합/판독 세그먼트의 실행에 따라 분명해진다. 충돌 "0" 결함은 (7) 순차의 정합/판독 동작 M0의 실행에 따라 자체적으로 분명해진다.
정합 선로(281,282,283…28m) 상의 신호를 AND와 OR 연산을 행하는 AND 게이트(32)와 OR 게이트(33)는 (1)~(7) 순차의 기록 및 정합/판독 동작의 실행으로 유용하게 검사된다. AND 게이트(32)에서 충돌 "1"은 (4) 순차 기간에 W0, M0, W1동작의 실행으로 분명해지는 반면에, 충돌 "0" 결함은 동일의 순차기간에 M1동작의 실행으로 검출된다. OR 게이트(33) 내의 충돌 "0" 결함은 (7) 순차의 W1, M1, W0동작의 실행으로 분명해지며, 반면에, 충돌 "1"은 순차 (6)의
Figure kpo00017
실행으로 분명해진다.
지금까지의 설명은 기록 및 정합/판독 동작을 소정의 순차로 실행함으로서 CAM의 전체적인 검사를 위한 기술에 관한 것이었다. 기록 및 정합/판독 동작 기간에, 전체 제로, 전체 1, 제로 워드에서 이동하는 1, 1 워드에서 이동하는 제로로 구성된 한 세트의 데이타 워드 중의 소정의 것은 CAM(10)의 각 요소를 검사하기 위하여 각각 기록 및 정합/판독된다.
이상 서술된 실시예로서 발명의 기본 원리를 이해할 수 있을 것이다. 이 분야의 통상의 지식을 가진 사람이라면, 본 발명의 기술 사상에 의거하여 각종의 응용이 가능할 것이다.

Claims (11)

  1. 복수개 행의 메모리 셀(14)과, 관련 XOR 게이트(22)와, 데이타와 워드가 기록되어 있거나 판독될 셀의 행에 관한 어드레스를 해독하기 위한 디코더(21)와, 정합 워드와 정합된 워드를 포함하는 행의 어드레스를 결정하기 위한 인코더(30)을 구비한 내용 주소화 기억 장치의 전체 기능을 검사하는 방법에 있어서, 기록 및 정합/판독 동작을 메모리 셀(14)의 행에서 소정의 순차로 행하는 단계를 포함하며, 상기 각 기록 동작은 셀의 특정 행을 어드레싱하고 전체 1, 전체 제로, 제로 워드에서 이동하는 1 및 1워드에서 이동하는 제로로 구성된 그룹으로부터의 데이타 워드를 행에 기록함으로서 행해지며, 상기 각 정합/판독 동작은 그룹으로부터 선정된 데이타 워드를 셀(14)의 행에 정합시키고, 셀(14)의 특정 행의 내용을 판독하고, 그 내용이 데이타 워드 그룹의 소정된 데이타 워드에 대응하는지를 확인하기 위해 그 내용을 검사함으로서 행해지는 내용 주소화 기억장치의 전체 기능 검사 방법.
  2. 제1항에 있어서, 소정 순차의 기록 및 정합/판독 동작에는, (a) 전체 제로인 워드를 셀의 행에 기록이 행해지는 기록 동작(W0)을 셀(14)의 각 연속 행에서 기록 동작(W0)행하고, (b) 셀(14)의 각 연속 행에서 정합/판독 동작(M1/0) 기록 동작(W1), 기록 동작(W0)을 연속적으로 행하고, 상기 정합/판독 동작(M1/0) 전체 1인 워드를 셀의 모든 행에 정합시키고, 연속 행의 내용이 모두 1인지를 확인하기 위하여 그 내용을 판독함으로서 행해지며, 기록 동작(W1)는 전체 1인 워드를 셀의 연속 행에 기록함으로서 행해지며, (c) 정합/판독 동작(
    Figure kpo00018
    )과 기록 동작(W1)을 셀(14)의 단일 행에서 연속적으로 행하며, 상기 정합/판독 동작은 제로가 1로 이동함으로서 구해지는 각 연속적 워드를 셀의 전체 행에 정합시키고, 연속 행의 내용이 정합된 워드중 특정의 워드에 대응하는지를 결정하기 위하여 그 내용을 연속적으로 판독함으로서 행해지며, (d) 정합/판독 동작(M1), 기록 동작(W0), 정합 판독 동작(M0), 기록 동작(W0)을 셀(14)의 각 행에서 연속적으로 행하며, 정합/판독 동작(M1)은 전체 1의 워드를 셀의 모든 행에 정합시키고, 연속 행의 내용이 전체 1인지를 확인하기 위하여 그 내용을 판독하며, 정합/판독 동작(M0)는 전체 1인 워드를 셀의 모든 행에 정합시키고, 연속 행의 내용이 전체 제로인지를 확인하기 위하여 그 내용을 판독함으로서 행해지며, (e) 정합/판독 동작(M1), 기록 동작(W0), 기록 동작(W1) 및 기록 동작(W0)을 셀(14)의 각 연속 행에서 연속적으로 행하며, (f) 정합/판독 동작(
    Figure kpo00019
    )과 기록 동작(W0)을 단일 행의 셀(14)에서 연속적으로 행하며, 정합/판독 동작은 제로 워드에 1을 보냄으로서 구해진 각 연속 워드를 셀의 전체 행에 정합시키고, 연속 행의 내용이 정합된 워드의 특정 워드에 대응하는지를 결정하기 위하여 단일 행의 내용을 연속적으로 판독함으로서 행해지며, (g) 정합/판독 동작(M0), 기록 동작(W1), 정합/판독 동작(M1) 및 기록 동작(W0)을 셀(14)의 각 행에서 연속적으로 행하는 단계를 포함한 내용 주소화 기억 장치의 전체 기능 검사 방법.
  3. 제2항에 있어서, 셀의 행에 대한 검사는, (a) 셀(14)의 각 행에서 제1단계인 기록 동작(W0)을 연속적으로 행하고, (b) 셀(14)의 각 행에서, 정합/판독 동작(M1/0), 기록 동작(W1), 기록 동작(W0), 및 제2단계인 기록 동작(W1)을 연속적으로 행하고, (c) 셀(14)의 각 행에서, 기록/판독 동작(M1), 기록 동작(W0), 제4단계인 정합 판독 동작(M0)을 연속적으로 행하며, (d) 셀(14)의 각 행에서, 정합/판독 동작(M1), 기록 동작(W0), 및 제5단계인 기록 동작(W1) 및 기록 동작(W0)을 연속적으로 행하며, (e) 셀(14)의 각 행에서 기록/판독 동작(M0), 기록 동작(W1), 정합/판독 동작(M1) 및 제7단계인 기록 동작을 연속적으로 행하는 단계를 포함하는 내용 주소화 기억 장치의 전체 기능 검사 방법.
  4. 제2항에 있어서, 내용 주소화 기억 장치의 인코더(30)는 기록 동작(W0), 정합/판독 동작(M0) 및 제4단계인 기록 동작(W1)을 연속적으로 실행함으로서 검사되는 내용 주소화 기억 장치의 전체 기능 검사 방법.
  5. 제2항에 있어서, 내용 주소화 기억 장치의 XOR 게이트(22)의 검사는, (a) 셀(14)의 각 연속 행에서 제1단계인 기록 동작(W0)을 행하고, 셀의 각 연속 행에서 제2단계인 정합/판독 동작(M1/0)을 행하고, (b) 셀(14)의 각 행에서 제2단계인 기록 동작(W1)을 행하고, 그후 셀의 각 행에서 제3단계인 정합/판독 동작(
    Figure kpo00020
    )을 행하며, (c) 셀(14)의 각 행에서, 제3단계인 기록 동작(W1)을 행하고, 그후 제4단계인 정합/판독 동작(M1)을 행하며, (d) 셀(14)의 각 행에서 제4단계인 기록 동작(W0)을 행하고, 그후 셀의 한 행에서 제5단계인 정합/판독 동작
    Figure kpo00021
    을 행하는 단계로 검사되는 내용 주소화 기억 장치의 전체 기능 검사 방법.
  6. 제2항에 있어서, 디코더(21)의 검사는, (a) 정합/기록 동작(M1/0)과 제2단계인 최종 기록 동작(W1)을 셀의 각 연속 행에서 행하고, (b) 정합/판독 동작(M1)과 제5단계인 최종 기록 동작(W0)을 셀의 각 행에서 연속적으로 행하는 단계로 검사되는 내용 주소화 기억 장치의 전체 기능 검사 방법.
  7. 제2항에 있어서, 마스크 레지스터 내의 마스크 비트를 마스크하기 위하여 CAM에 내장된 와일드 카드 레지스터의 검사는, (a) 전체 1인 워드를 정합 와일드 카드 레지스터에 인가함과 동시에 제2 단계인 정합/판독 동작(M1/0)을 행하고, (b) 제4단계인 정합/판독 동작(M1)을 행하는 단계로 검사되는 내용 주소화 기억 장치의 전체 기능 검사 방법.
  8. 각 메모리 셀(14)이 관련 XOR 게이트 수단(22)과, 데이타가 읽혀지거나 판독될 셀의 행에 대한 어드레스를 해독하기 위한 디코더(21)와, 정합 워드를 저장하기 위한 정합 레지스터(25)와, 정합 워드와 정합된 워드를 갖는 행의 어드레스를 정하기 위한 인코더(30)를 갖는, 메모리 셀(14)의 복수개의 행으로 구성된 내용 주소화 기억 장치를 검사하는 검사 시스템에 있어서, 셀의 각 연속 행을 어드레스하기 위하여 계수치를 CAM의 디코더에 공급하는 상향/하향(양방향) 카운터(37)와 내용 주소화 기억 장치에 전체 1, 전체 제로, 제로 워드에 이동하는 1, 1 워드에서 이동하는 제로로 구성된 그룹으로부터 복수개의 데이타 워드 순차를 공급하는 검사 패턴 발생기(42)와, 내용 주소화 기억 장치에서 판독한 데이타를 압축하는 제1 수단(44,46)과, 정합 워드를 가지는 행의 어드레스를 표시하는 데이타를 압축하는 제2 수단(44,46)과, 정합 행의 어드레스 출력 상태를 검출하기 위해 내용 주소화 기억 장치의 인코더에 접속된 비교기(40)을 구비한 검사 시스템.
  9. 제8항에 있어서, 상기 제1압축 수단은, 내용 주소화 기억 장치에서 판독한 데이타의 내용을 AND 연산하는 AND 게이트(44)와 내용 주소화 기억 장치에서 판독한 데이타 내용을 OR 연산하는 OR 게이트(46)를 구비한 검사 시스템.
  10. 제8항에 있어서, 상기 제2압축 수단은, 정합 행을 갖는 행의 어드레스를 표시하는 데이타를 AND 연산하는 AND 게이트(44)와, 정합 행을 갖는 행의 어드레스를 표시하는 데이타를 OR 연산하는 OR 게이트(46)을 구비한 검사 시스템.
  11. 제8항에 있어서, 내용 주소화 기억 장치에는 정합 워드를 마스크하기 위해 마스크 워드 공급용 와일드 카드 레지스터(34)를 가지며, 검사 시스템에는 정합 레지스터를 검사하기 위해, 전체 1인 워드, 전체 0인 워드를 공급하는 와일드 카드 발생기(42)를 가지는 검사 시스템.
KR1019910005134A 1990-04-02 1991-03-30 내용 주소화 기억 장치의 자체 검사방법 및 그 시스템 KR940011427B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US502,965 1990-04-02
US07/502,965 US5107501A (en) 1990-04-02 1990-04-02 Built-in self-test technique for content-addressable memories

Publications (2)

Publication Number Publication Date
KR910018907A KR910018907A (ko) 1991-11-30
KR940011427B1 true KR940011427B1 (ko) 1994-12-15

Family

ID=24000194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910005134A KR940011427B1 (ko) 1990-04-02 1991-03-30 내용 주소화 기억 장치의 자체 검사방법 및 그 시스템

Country Status (5)

Country Link
US (1) US5107501A (ko)
EP (1) EP0451985B1 (ko)
JP (1) JPH04228199A (ko)
KR (1) KR940011427B1 (ko)
DE (1) DE69116919T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100946853B1 (ko) * 2005-11-14 2010-03-09 미쓰비시덴키 가부시키가이샤 메모리 진단 장치

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5259066A (en) * 1990-04-16 1993-11-02 Schmidt Richard Q Associative program control
US5377148A (en) * 1990-11-29 1994-12-27 Case Western Reserve University Apparatus and method to test random access memories for a plurality of possible types of faults
US5528600A (en) * 1991-01-28 1996-06-18 Actel Corporation Testability circuits for logic arrays
US5231605A (en) * 1991-01-31 1993-07-27 Micron Technology, Inc. DRAM compressed data test mode with expected data
US5383146A (en) * 1992-06-08 1995-01-17 Music Semiconductors, Inc. Memory with CAM and RAM partitions
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US5450351A (en) * 1993-11-19 1995-09-12 International Business Machines Corporation Content addressable memory implementation with random access memory
US5475815A (en) * 1994-04-11 1995-12-12 Unisys Corporation Built-in-self-test scheme for testing multiple memory elements
US5550974A (en) * 1994-04-15 1996-08-27 Motorola, Inc. Testable memory array which is immune to multiple wordline assertions during scan testing
US5612965A (en) * 1994-04-26 1997-03-18 Unisys Corporation Multiple memory bit/chip failure detection
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5701313A (en) * 1995-02-24 1997-12-23 Unisys Corporation Method and apparatus for removing soft errors from a memory
US5666371A (en) * 1995-02-24 1997-09-09 Unisys Corporation Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements
US5784382A (en) * 1995-03-01 1998-07-21 Unisys Corporation Method and apparatus for dynamically testing a memory within a computer system
US5511164A (en) * 1995-03-01 1996-04-23 Unisys Corporation Method and apparatus for determining the source and nature of an error within a computer system
US5563833A (en) * 1995-03-03 1996-10-08 International Business Machines Corporation Using one memory to supply addresses to an associated memory during testing
US5553082A (en) * 1995-05-01 1996-09-03 International Business Machines Corporation Built-in self-test for logic circuitry at memory array output
US5640509A (en) * 1995-10-03 1997-06-17 Intel Corporation Programmable built-in self-test function for an integrated circuit
US5721863A (en) * 1996-01-29 1998-02-24 International Business Machines Corporation Method and structure for accessing semi-associative cache memory using multiple memories to store different components of the address
US5802070A (en) * 1996-10-03 1998-09-01 International Business Machines Corporation Testing associative memory
US5996106A (en) 1997-02-04 1999-11-30 Micron Technology, Inc. Multi bank test mode for memory devices
US5909049A (en) 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US5913928A (en) 1997-05-09 1999-06-22 Micron Technology, Inc. Data compression test mode independent of redundancy
US6148364A (en) * 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US6199140B1 (en) 1997-10-30 2001-03-06 Netlogic Microsystems, Inc. Multiport content addressable memory device and timing signals
US6112319A (en) * 1998-02-20 2000-08-29 Micron Electronics, Inc. Method and system for verifying the accuracy of stored data
US6240485B1 (en) 1998-05-11 2001-05-29 Netlogic Microsystems, Inc. Method and apparatus for implementing a learn instruction in a depth cascaded content addressable memory system
US6219748B1 (en) 1998-05-11 2001-04-17 Netlogic Microsystems, Inc. Method and apparatus for implementing a learn instruction in a content addressable memory device
US6381673B1 (en) 1998-07-06 2002-04-30 Netlogic Microsystems, Inc. Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
US6330696B1 (en) * 1998-08-13 2001-12-11 Agere Systems Guardian Corp Self-testing of DRAMs for multiple faults
US6892272B1 (en) 1999-02-23 2005-05-10 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a content addressable memory device
US6539455B1 (en) 1999-02-23 2003-03-25 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a ternary content addressable memory device
US6499081B1 (en) 1999-02-23 2002-12-24 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a segmented content addressable memory device
US6574702B2 (en) 1999-02-23 2003-06-03 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a content addressable memory device
US6460112B1 (en) 1999-02-23 2002-10-01 Netlogic Microsystems, Llc Method and apparatus for determining a longest prefix match in a content addressable memory device
US6286116B1 (en) * 1999-03-26 2001-09-04 Compaq Computer Corporation Built-in test method for content addressable memories
US6137707A (en) * 1999-03-26 2000-10-24 Netlogic Microsystems Method and apparatus for simultaneously performing a plurality of compare operations in content addressable memory device
IT1308100B1 (it) * 1999-05-17 2001-11-29 Cselt Centro Studi Lab Telecom Perfezionamenti alle memorie indirizzabili mediante il contenuto
US6496950B1 (en) * 1999-08-11 2002-12-17 Lsi Logic Corporation Testing content addressable static memories
US6392910B1 (en) * 1999-09-10 2002-05-21 Sibercore Technologies, Inc. Priority encoder with multiple match function for content addressable memories and methods for implementing the same
US7487200B1 (en) 1999-09-23 2009-02-03 Netlogic Microsystems, Inc. Method and apparatus for performing priority encoding in a segmented classification system
US7110407B1 (en) 1999-09-23 2006-09-19 Netlogic Microsystems, Inc. Method and apparatus for performing priority encoding in a segmented classification system using enable signals
US7272027B2 (en) * 1999-09-23 2007-09-18 Netlogic Microsystems, Inc. Priority circuit for content addressable memory
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
US6567340B1 (en) 1999-09-23 2003-05-20 Netlogic Microsystems, Inc. Memory storage cell based array of counters
US7143231B1 (en) 1999-09-23 2006-11-28 Netlogic Microsystems, Inc. Method and apparatus for performing packet classification for policy-based packet routing
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6543016B1 (en) 1999-11-04 2003-04-01 Agere Systems Inc. Testing content-addressable memories
US6550034B1 (en) 2000-02-17 2003-04-15 Hewlett Packard Development Company, L.P. Built-in self test for content addressable memory
JP3508849B2 (ja) * 2000-07-12 2004-03-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置および半導体装置の検査方法
US7283380B1 (en) 2001-08-03 2007-10-16 Netlogic Microsystems, Inc. Content addressable memory with selective error logging
US7043673B1 (en) 2001-08-03 2006-05-09 Netlogic Microsystems, Inc. Content addressable memory with priority-biased error detection sequencing
US7237156B1 (en) 2001-08-03 2007-06-26 Netlogic Microsystems, Inc. Content addressable memory with error detection
US7257763B1 (en) 2001-08-03 2007-08-14 Netlogic Microsystems, Inc. Content addressable memory with error signaling
US6914795B1 (en) * 2001-08-03 2005-07-05 Netlogic Microsystems, Inc. Content addressable memory with selective error logging
US6430072B1 (en) 2001-10-01 2002-08-06 International Business Machines Corporation Embedded CAM test structure for fully testing all matchlines
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US7174419B1 (en) * 2003-05-30 2007-02-06 Netlogic Microsystems, Inc Content addressable memory device with source-selecting data translator
CN100365787C (zh) * 2003-07-29 2008-01-30 华为技术有限公司 支持写缓冲的flash内部单元测试方法
US7428672B2 (en) * 2003-08-27 2008-09-23 Micron Technology, Inc. Apparatus and methods for testing memory devices
US7219276B2 (en) * 2003-10-07 2007-05-15 Micron Technology, Inc. Testing CMOS CAM with redundancy
US7304873B1 (en) 2005-01-25 2007-12-04 Netlogic Microsystems, Inc. Method for on-the-fly error correction in a content addressable memory (CAM) and device therefor
US8347150B2 (en) 2006-12-07 2013-01-01 Continental Teves Ag & Co., Ohg Method and semiconductor memory with a device for detecting addressing errors
US8570053B1 (en) 2007-07-03 2013-10-29 Cypress Semiconductor Corporation Capacitive field sensor with sigma-delta modulator
US8169238B1 (en) 2007-07-03 2012-05-01 Cypress Semiconductor Corporation Capacitance to frequency converter
TWI382423B (zh) * 2008-04-18 2013-01-11 Realtek Semiconductor Corp 記憶裝置及其測試方法
US8990631B1 (en) 2011-03-03 2015-03-24 Netlogic Microsystems, Inc. Packet format for error reporting in a content addressable memory
KR20200087486A (ko) * 2019-01-11 2020-07-21 에스케이하이닉스 주식회사 메모리 시스템에서의 휘발성 메모리 내 오류를 처리하는 방법 및 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3420991A (en) * 1965-04-29 1969-01-07 Rca Corp Error detection system
US3800286A (en) * 1972-08-24 1974-03-26 Honeywell Inf Systems Address development technique utilizing a content addressable memory
US4377855A (en) * 1980-11-06 1983-03-22 National Semiconductor Corporation Content-addressable memory
JPS57189397A (en) * 1981-05-14 1982-11-20 Toshiba Corp Semiconductor storage device
US4559618A (en) * 1982-09-13 1985-12-17 Data General Corp. Content-addressable memory module with associative clear
JPS59168995A (ja) * 1983-03-17 1984-09-22 Mitsubishi Electric Corp 記憶装置
US4532606A (en) * 1983-07-14 1985-07-30 Burroughs Corporation Content addressable memory cell with shift capability
US4661930A (en) * 1984-08-02 1987-04-28 Texas Instruments Incorporated High speed testing of integrated circuit
US4729117A (en) * 1985-03-20 1988-03-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US4680760A (en) * 1985-08-05 1987-07-14 Motorola, Inc. Accelerated test apparatus and support logic for a content addressable memory
JP2609211B2 (ja) * 1987-03-16 1997-05-14 シーメンス・アクチエンゲゼルシヤフト メモリセルの検査回路装置および方法
JP2604606B2 (ja) * 1987-11-24 1997-04-30 株式会社アドバンテスト 回路試験装置
US4912710A (en) * 1988-02-29 1990-03-27 Harris Corporation Self-checking random access memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100946853B1 (ko) * 2005-11-14 2010-03-09 미쓰비시덴키 가부시키가이샤 메모리 진단 장치
US7966531B2 (en) 2005-11-14 2011-06-21 Mitsubishi Electric Corporation Memory diagnosis apparatus

Also Published As

Publication number Publication date
EP0451985B1 (en) 1996-02-07
EP0451985A2 (en) 1991-10-16
JPH04228199A (ja) 1992-08-18
KR910018907A (ko) 1991-11-30
EP0451985A3 (en) 1992-09-02
DE69116919T2 (de) 1996-06-27
DE69116919D1 (de) 1996-03-21
US5107501A (en) 1992-04-21

Similar Documents

Publication Publication Date Title
KR940011427B1 (ko) 내용 주소화 기억 장치의 자체 검사방법 및 그 시스템
US6421794B1 (en) Method and apparatus for diagnosing memory using self-testing circuits
US7200786B2 (en) Built-in self-analyzer for embedded memory
US7149924B1 (en) Apparatus, method, and system having a pin to activate the self-test and repair instructions
US7370251B2 (en) Method and circuit for collecting memory failure information
KR100327136B1 (ko) 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
US8037376B2 (en) On-chip failure analysis circuit and on-chip failure analysis method
US7454671B2 (en) Memory device testing system and method having real time redundancy repair analysis
US7206988B1 (en) Error-correction memory architecture for testing production errors
JPH05205497A (ja) アレイビルトインセルフテスト（ａｂｉｓｔ）システム、半導体チップのビルトインセルフテストシステム、及びメモリアレイのテスト方法
US7398439B2 (en) Semiconductor device with memory and method for memory test
US3659088A (en) Method for indicating memory chip failure modes
US5680544A (en) Method for testing an on-chip cache for repair
US7003704B2 (en) Two-dimensional redundancy calculation
JPH0794592A (ja) 集積回路
JP3090094B2 (ja) テスト回路
KR100312248B1 (ko) 메모리시험장치
US20030204783A1 (en) Repair analyzer of dram in semiconductor integrated circuit using built-in CPU
JP3970336B2 (ja) メモリセルを有する装置およびメモリセルの機能検査のための方法
JPS6227479B2 (ko)
US7689878B2 (en) System and method for testing defects in an electronic circuit
JP2003297100A (ja) 半導体装置
KR19990029646A (ko) 메모리 시험장치
Selva et al. A programmable built-in self-diagnosis for embedded SRAM
JPH09153297A (ja) 半導体記憶装置の試験方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19971126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee