KR940010421B1 - 샘플 및 홀드 회로 장치 - Google Patents

샘플 및 홀드 회로 장치 Download PDF

Info

Publication number
KR940010421B1
KR940010421B1 KR1019860003989A KR860003989A KR940010421B1 KR 940010421 B1 KR940010421 B1 KR 940010421B1 KR 1019860003989 A KR1019860003989 A KR 1019860003989A KR 860003989 A KR860003989 A KR 860003989A KR 940010421 B1 KR940010421 B1 KR 940010421B1
Authority
KR
South Korea
Prior art keywords
amplifier
coupled
output
capacitor
input
Prior art date
Application number
KR1019860003989A
Other languages
English (en)
Other versions
KR860009428A (ko
Inventor
페릭스 토멘 베르너
Original Assignee
엔. 브이. 필립스 글로아이람펜파브리켄
이반 밀러 레르너
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 브이. 필립스 글로아이람펜파브리켄, 이반 밀러 레르너 filed Critical 엔. 브이. 필립스 글로아이람펜파브리켄
Publication of KR860009428A publication Critical patent/KR860009428A/ko
Application granted granted Critical
Publication of KR940010421B1 publication Critical patent/KR940010421B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier

Landscapes

  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.

Description

샘플 및 홀드 회로 장치
제 1 도는 본 발명에 따라 샘플 및 홀드 회로 장치의 다이어그램.
제 2 도는 제 1 도에 도시된 샘플 및 홀드 회로 장치의 실제예.
* 도면의 주요부분에 대한 부호의 설명
5 : 차동 증폭기 8, 12 : 증폭기
32, 33, 40, 53 : P채널 MOS트랜지스터
34, 35, 55 : N채널 MOS트랜지스터
본 발명은 입력단자, 적어도 두개의 스위치, 캐패시터, 인버트 형태의 제2증폭기에 관한 것으로, 상기 제2증폭기가 상기 차동 증폭기의 출력단자에 결합된 입력단자를 가지며, 장치의 입력단자가 제1스위치를 거쳐 차동 증폭기의 입력에 결합되며, 제2증폭기의 출력이 제2스위치를 거쳐 차동 증폭기의 입력에 결합된다.
상기 샘플 및 홀드 회로 장치가 미합중국 특허 제3,696,305호에 공지되어 있다. 홀드 간격동안, 상기 회로 장치의 출력 전압이 차동 증폭기의 오프셋 전압에 의해 거의 영향을 받지 않는다.
상기에 관하여, 차동 증폭기의 오프셋 전압이 차동 증폭기의 출력단자상에 0신호를 발생하는 차동 증폭기의 입력간 전압을 의미한다.
그러나, 공지된 회로 장치는 출력전압이 샘플 간격동안 실질적으로 0V로 감소하는 단점을 가지고 있다. 만약 상기 회로 장치가 데이터 처리 장치를 위해 전기 메모리에 결합하여 사용된다면, 소정의 샘플링 간격동안 장치의 출력 전압이 다음의 선행 홀드 간격과 실질적으로 동일한 출력전압이 되는 것이 바람직하다.
본 발명의 목적은 서두에서 규정된 형태의 샘플 및 홀드 회로장치를 제공하여, 홀드 간격동안 출력전압이 차동 증폭기의 오프셋 전압에 의해 영향을 받지 않으며, 샘플 간격동안 출력전압이 다음의 선행 홀드 간격동안의 출력전압과 실질적으로 동일하도록 한다.
본 발명에 따라서 샘플 및 홀드 회로 장치는 캐패시터가 제1스위치로부터 차동 증폭기 사이에 결합되며, 장치가 또한 제3스위치를 거쳐 차동 증폭기의 출력에 결합되는 입력을 가지는 제3증폭기를 구비하고, 제3증폭기가 제4스위치를 거쳐 제1스위치에 결합되는 캐패시터의 측면(전극)에 결합된 출력단자를 가지며, 제3증폭기의 입력단자 및 출력단자가 제2캐패시터를 포함하는 브렌치를 거쳐 상호 결합되는 것을 특징으로 한다.
본 발명에 따라 회로장치는 홀드 간격동안 제3증폭기의 출력단자 전압인 장치의 출력 전압이 차동 증폭기의 오프셋 전압에 의해 거의 영향을 받지 않으며, 샘플 간격동안 장치의 출력 전압이 다음 선행 홀드 간격과 실질적으로 동일한 출력 전압이 가지는 정점이 있다.
본 발명은 오로지 차동 증폭기의 오프셋 전압을 제거하기 위해 제2증폭기를 사용하는 사상에 기초를 둔다. 제2캐패시터를 포함하는 브렌치에 결합되는 제3증폭기는 다음의 샘플링 간격동안 출력 전압을 지속하기 위한 역할을 한다.
본 발명의 실시예에 있어서, 제2증폭기 및 제3증폭기는 상기 전달 특성이 실질적으로 동일하게 구성된다.
상기 개선점은 제2증폭기 및 제3증폭기가 각각 샘플링 간격 및 홀드 간격에 따라 교대로 사용될 때, 차,동 증폭기의 오프셋 전압이 실질적으로 두 개의 간격에서 동일한 장점을 갖는다. 상기는 또한 샘플링 간격동안 제3증폭기의 출력단자상에서 전압이 실제적으로 상기 오프셋 전압에 무관하다는 것을 의미한다.
이하, 도면을 참조하면서 본 발명을 더욱 상세히 설명하기로 한다.
제 1 도에 도시된 장치는 스위치(2)를 거쳐 캐패시터(3)의 단자(A)에 결합되는 입력단자(1)를 구비하며, 상기 캐패시터의 다른쪽 단자(B)가 차동 증폭기(5)의 비 부호 변환 입력(4)에 결합되고, 상기 차동 증폭기의 부호 반전 입력(6)이 기준 전압(VR)의 전달점에 결합된다. 차동 증폭기의 출력단자는 스위치(7)를 거쳐 부호 변환되는 제2증폭기(8)의 입력에 결합되고, 상기 증폭기(8)의 출력은 캐패시터(9)에 의해 상기 증폭기(8)의 입력에 결합된다. 상기 출력은 또한 스위치(10)를 거쳐 차동 증폭기(5)의 비 부호 변환 입력(4)에 결합된다.
또한, 차동 증폭기(5)의 출력단자가 스위치(11)를 거쳐 부호 변환되는 제3증폭기(12)의 입력에 결합되며, 상기 증폭기(12)의 출력(13)이 캐패시터(14)에 의해 상기 증폭기(12)의 입력에 결합된다. 출력(13)은 또한 스위치(15)를 거쳐 캐패시터(3)의 단자(A)에 결합된다. 출력(13)에 결합된 출력단자(16)는 회로 장치의 출력을 구성한다.
상기 장치는 다음과 같이 동작한다. 아날로그 전압(VIN)이 입력단자(1)에 인가된다. 샘플링 간격 동안, 스위치(2, 7, 10)는 연결된다. 그 다음, 다른 스위치는 오픈된다. 홀드 간격동안, 스위치(11, 15)는 연결되며, 다른 스위치는 오픈된다.
샘플링 간격동안, 증폭기(5)는 전압 플로워를 형성하기 위해 증폭기(8)에 결합된다. 그 다음, 캐패시터(3)의 단자(B)는 V오프셋이 차동 증폭기(5)의 오프셋 V전위 VR+V 오프셋으로 존재한다. 캐패시터(3)의 단자(A)상에서 전위가 VIN이기 때문에, 상기는 캐패시터(3)를 거쳐 전압 VIN-VR+V오프셋)을 발생한다.
연속 홀드 간격동안 증폭기(8)는 차동 증폭기(5) 분리되며, 증폭기(12)는 차동 증폭기(5)에 결합된다. 그 다음, 캐패시터(3)(제 1 도 참조)의 단자(a)가 제3증폭기(12)의 출력(13)에 결합되기 때문에, 차동 증폭기(5)의 입력 전압이 변한다. 그러나, 캐패시터(3)의 변화는 동일하게 된다.
출력(13) 및 출력단자(16)상에서 전위는 단자(B)상에서 전위가 샘플링 간격동안 상기 전위값으로 저장될 때까지 변한다. 이것은 또한 캐패시터(3 )의 단자(A) 및 출력(16)상에서 전위가 선행 홀드 간격에 전위값(VIN)으로 재 저장되는 것을 의미한다.
출력(16)상에서 캐패시터(14,VIN)가 존재하기 때문에 다음의 샘플링 간격동안 지속된다. 이것은 제 2 도를 참조하여 후술될 것이다.
본 발명의 실제 실시예를 나타내는 제 2 도에서, 제 1 도와 일치하는 회로소자는 동일 참조 번호를 가진다. 캐패시터를 포함하는 세 개의 증폭기는 분리된 박스 형태로 도시된다.
차동 증폭기(5)는 공통 소스 단자가 전류원(36)에 의해 부극성 전원 공급 단자(31)에 결합되는 차동 증폭기 쌍으로서 장착되는 두 개의 N채널 MOS 트랜지스터(34, 35)를 구비한다. 트랜지스터(34)의 게이트는 캐패시터(3)에 결합되며, 트랜지스터(35)의 게이트는 기준 전압(VR)을 전달하기 위한 점에 결합된다. 트랜지스터(34)의 드레인은 P채널 MOS트랜지스터(32, 33)를 구비하는 전류 반사에 의해 차동 증폭기(5)의 출력에 결합된다.
스위치(7)에 의해서 상기 출력은 전류원(41)에 의해 부하가 걸린 P채널 MOS트랜지스터(40)를 구비하는 증폭기(8)의 입력에 결합될 수 있다. 상기 증폭기의 출력은 저항(37) 및 캐패시터(9)의 직렬 장치에 의해 입력에 피드백된다. 저항(37)은 증폭기의 안정도를 향상시키는 역할을 한다.
증폭기(12)는 스위치(11)가 연결될 때 증폭기(5)의 출력에 의해 직접 구동되는 P채널 MOS트랜지스터(53)를 구비한다. N채널 MOS트랜지스터(55)는 트랜지스터(53)와 직렬로 장착되며, 트랜지스터(53)와 정반대의 위상으로 구동된다. 이것을 위해, 증폭기(12)는 P채널 MOS트랜지스터(51, 52)를 구비하는 제1전류 반사를 구비한다. 상기 잔류 반사의 전류 이득은 2이다. 상기 전류 반사의 입력은 전류원(56)과 트랜지스터(53)에 병렬로 장착된 P채널 MOS트랜지스터(50)의 드레인에 결합된다. 상기 트래지스터(50)의 영역은 트랜지스터(53) 영역의 1/5이다. 제1전류 반사의 출력이 트랜지스터(54, 55)를 구비하는 제2전류 반사에 결합된다. 상기 전류 반사의 전류 이득은 10이다. 증폭기(12)의 출력(13)은 저항(56) 및 캐패시터(14)의 직렬 장치에 의해 증폭기(12)의 입력에 결합된다. 저항(56)은 증폭기의 안정도를 향상시키는 역할을 한다.
만약 전류원(56)으로부터 전류가 25㎂이라면, 저항(56) 및 캐패시터(14)를 거쳐 부극성 피드백은 트랜지스터(53, 55)를 통하는 입력상에서 전압이 휴지 전류가 실질적으로 100㎂가 되도록 한다. 그 다음, 전류원(56)으로부터 전류는 트랜지스터(50)에서 전류가 20㎂이고, 트랜지스터에서 전류가 5㎂가 되도록 트랜지스터(50, 51)간에 분배된다. 증폭기(12)의 입력상에서 전압은 트랜지스터(50)가 컷오프되고, 트랜지스터(51)가 전류원(56)으로부터 충만 전류를 전달할 때까지 증가할 수 있다. 최대 출력 전류는 휴지 전류와 비교해 비교적 큰 500㎂이다.
제 1 도에서 이미 서술된 바와 같이, 스위치(7, 11)가 교대로 연결되어, 전압이 교대로 캐패시터(9) 및 캐패시터(14)에 인가된다.
캐패시터(14)상에서 전압은 샘플링 간격동안 지속된다. 따라서, 출력(13)상에서 전위가 샘플링 간격동안 지속된다.
본 예에서, 기준 전압(VR)이 약 5V, 캐패시터(3)가 약 10pF, 캐패시터(9)가 약 10pF, 캐패시터(14)가 약 10pF, 저항(37)이 약 20㏀, 저항(56)이 약 20㏀이며, 전류원(36, 41)이 약 25㎂이다.
스위치(2, 7, 10, 15)는 고체상태 스위칭장치이다. 스위치(2, 15)는 전환 스위치를 형성하기 위해 결합된다.
제 2 도의 실시예에 있어서, 부호 변환 증폭기(8)가 양호한 상태로 스위치되어 차동 증폭기의 오프셋 전압은 증폭기(12)가 양호한 상태로 스위치된 것과 실절적으로 동일하다. 이것은 증폭기(8, 12)의 전달 특성이 실질적으로 동일하기 때문이다.
도면에 도시된 회로장치에 의해서, (1상에서) 아날로그 전압은 (16상에서) 샘플된 전압으로 변환되어, 변환이 차동 증폭기(5)의 오프셋 전압에 의해 거의 영향을 받지 않는 반면에, 샘플링 간격동안, 샘플된 전압은 선행 홀드 간격에서 가졌던 레벨로 지속된다.

Claims (2)

  1. 입력단자, 적어도 두 개의 스위치, 캐패시터, 차동 증폭기 및, 부호 변환 형태의 제2증폭기를 구비하여, 상기 입력단자가 제1스위치를 거쳐 차동 증폭기의 입력에 결합되고, 제2증폭기의 출력이 제2스위치를 거쳐 차동 증폭기의 입력단자에 결합되며, 상기 제1증폭기가 상기 차동 증폭기의 출력단자에 결합된 입력단자를 가지는 샘플 및 홀드 회로장치에 있어서, 캐패시터가 제1스위치와 차동 증폭기 사이에 결합하여 장착되고, 장치가 또한 제3스위치를 거쳐 차동 증폭기의 출력에 결합되는 입력을 갖는 제3증폭기를 구비하고, 제3증폭기의 출력단자가 제4스위치를 거쳐 제1스위치에 결합되는 캐패시터의 측면(전극)에 결합되며, 제3증폭기의 입력단자 및 출력단자가 제2캐패시터를 포함하는 브랜치를 거쳐 상호 결합되는 것을 특징으로 하는 샘플 및 홀드 회로 장치.
  2. 제 1 항에 있어서, 제2증폭기 및 제3증폭기의 전달 특성이 실질적으로 동일하게 되는 방식으로 제2증폭기 및 제3증폭기가 구성되는 것을 특징으로 하는 샘플 및 홀드 회로장치.
KR1019860003989A 1985-05-24 1986-05-22 샘플 및 홀드 회로 장치 KR940010421B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8501492 1985-05-24
NL8501492A NL8501492A (nl) 1985-05-24 1985-05-24 Bemonster- en houd-schakelinrichting.

Publications (2)

Publication Number Publication Date
KR860009428A KR860009428A (ko) 1986-12-22
KR940010421B1 true KR940010421B1 (ko) 1994-10-22

Family

ID=19846036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860003989A KR940010421B1 (ko) 1985-05-24 1986-05-22 샘플 및 홀드 회로 장치

Country Status (8)

Country Link
US (2) US4672239A (ko)
EP (1) EP0205201B1 (ko)
JP (1) JPH0634359B2 (ko)
KR (1) KR940010421B1 (ko)
CA (1) CA1246158A (ko)
DE (1) DE3667350D1 (ko)
NL (1) NL8501492A (ko)
SG (1) SG87390G (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962325A (en) * 1988-09-09 1990-10-09 Analog Devices, Inc. Sample-hold amplifier circuit
EP0400725B1 (en) * 1989-05-29 1994-11-30 Koninklijke Philips Electronics N.V. Sample-and-hold device
DE69005312T2 (de) * 1989-09-26 1994-04-07 Analog Devices Inc Stromart abtast-und-halteverstärker.
US5495192A (en) * 1992-02-10 1996-02-27 Yozan Inc. Sample hold circuit
JP2944302B2 (ja) * 1992-05-27 1999-09-06 株式会社沖エル・エス・アイ・テクノロジ関西 サンプリング回路
JP2945805B2 (ja) * 1992-10-01 1999-09-06 松下電器産業株式会社 Ａ／ｄ変換器
EP0632466B1 (en) * 1993-06-02 1999-09-15 Canon Kabushiki Kaisha Signal processing apparatus
US5532624A (en) * 1995-01-31 1996-07-02 At&T Corp. High-speed and accurate sample and hold circuits
US6262610B1 (en) * 1999-08-25 2001-07-17 National Semiconductor Corporation Voltage sample and hold circuit for low leakage charge pump
KR100436127B1 (ko) * 2000-06-28 2004-06-14 주식회사 하이닉스반도체 센스앰프를 포함하는 반도체 메모리 장치 및 센스앰프구동 방법
EP1689075B1 (en) * 2005-02-03 2018-07-11 Texas Instruments Inc. Multi-stage amplifier to reduce pop noise
JP2006216205A (ja) * 2005-02-07 2006-08-17 Denso Corp サンプルホールド回路
JP5191214B2 (ja) * 2006-12-21 2013-05-08 セイコーインスツル株式会社 コンパレータ回路
JP2010010921A (ja) * 2008-06-25 2010-01-14 Fujitsu Ltd Ａｄ変換装置及びａｄ変換方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3516002A (en) * 1967-05-02 1970-06-02 Hughes Aircraft Co Gain and drift compensated amplifier
US4119960A (en) * 1977-02-11 1978-10-10 Siliconix Incorporated Method and apparatus for sampling and holding an analog input voltage which eliminates offset voltage error
US4209717A (en) * 1977-11-07 1980-06-24 Litton Industrial Products, Inc. Sample and hold circuit
WO1981000928A1 (en) * 1979-09-27 1981-04-02 American Micro Syst Sample and hold circuit with offset cancellation
JPS58187015A (ja) * 1982-04-26 1983-11-01 Nippon Telegr & Teleph Corp <Ntt> スイツチト・キヤパシタ回路
US4546324A (en) * 1982-12-27 1985-10-08 Intersil, Inc. Digitally switched analog signal conditioner

Also Published As

Publication number Publication date
KR860009428A (ko) 1986-12-22
SG87390G (en) 1990-12-21
DE3667350D1 (de) 1990-01-11
EP0205201B1 (en) 1989-12-06
NL8501492A (nl) 1986-12-16
JPS61273796A (ja) 1986-12-04
US4672239A (en) 1987-06-09
JPH0634359B2 (ja) 1994-05-02
EP0205201A1 (en) 1986-12-17
CA1246158A (en) 1988-12-06
US4764689A (en) 1988-08-16

Similar Documents

Publication Publication Date Title
KR940010421B1 (ko) 샘플 및 홀드 회로 장치
KR960706714A (ko) 고 차동 임피던스 및 저 일반 모드 임피던스를 갖는 차동 증폭기(differential amplifier with high differential and low common mode impedance)
EP0481530A3 (en) Digital input circuit
JPH0870224A (ja) 出力緩衝増幅器
GB1261211A (en) Improvements in timed shared amplifiers
US3696305A (en) High speed high accuracy sample and hold circuit
KR890005992A (ko) 상보신호 출력회로
KR0161512B1 (ko) 적분기 회로
KR860002102A (ko) 샘플 및 홀드회로
US6628148B2 (en) Sample and hold circuit having a single control signal
KR850700191A (ko) 제곱회로
EP0367707A3 (en) A circuit arrangement for adjusting offset voltages associates with operational amplifiers
KR910019319A (ko) 공급 전류 보상 회로 장치
KR850700091A (ko) 고효율 igfet연산 증폭기
KR900001117A (ko) 자동 이득 제어회로
KR850008590A (ko) 가입자선용 받데리 공급회로
WO1981000928A1 (en) Sample and hold circuit with offset cancellation
KR890005978A (ko) 순차동작 차동 전류 증폭기
SE7905604L (sv) Krets for att begrensa spenningsskillnaden i differentialforsterkare
KR880001100A (ko) 캐스케이드 회로를 갖는 증폭기
KR910021007A (ko) 증폭기
EP0435600A2 (en) Integrated sample and hold circuits
AU566128B2 (en) Sample and hold circuit
KR880010425A (ko) 셈플홀드회로
KR890001277A (ko) 차동증폭회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19971007

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee