KR860002102A - 샘플 및 홀드회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 자동 제로 S/H회로의 블럭선도.
제3도 및 4도는 제1도 회로의 보다 구체적인 실시예의 블럭 및 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
A1및 A2: 고이득 차동 증폭기 S1내지 S3:스위치
Q1내지 Q8: N채널 절연 게이트 전계 효과 트랜지스터
Claims (5)
- 비반전 출력과 반전출력 사이에서 차신호를 발생하기 위해 비반전 및 반전입력 사이의 차신호를 증폭하는 제1수단과, 출력에서 신호를 발생하기 위해 비반전 및 반전 입력 사이에서 차신호를 증폭하는 제2수단과, 저장캐패시터와, 상기 제1수단의 비반전 입력을 샘플 모우드 동안 입력 신호를 수신하는 회로 입력 단자 또는 홀드모우드 동안 제2수단의 출력에 선택적으로 접속시키는 제1스위치돠, 제2수단의 출력을 샘플 모우드 동안 제1수단의 반전입력에 또는 홀드 모우드 동안 고 임피던스 위치에 선택적으로 접속시키는 제2스위치를 구비하는 샘플 및 홀드 회로에 있어서, 저장 커패시터는 제1수단의 반전 입력에 접속이 되고, 상기 회로는 제1수단의 비반전 및 반전 출력을 각각 샘플 모우드 동안에는 제2수단의 비반전 및 반전입력에 또는 홀드모우드 동안에는 제2수단의 반전 및 비반전 입력에 선택적으로 접속시키는 제3스위치를 구비하는 것을 특징으로 하는 샘플 및 홀드회로.
- 제1항의 회로에 있어서, 제2수단의 출력에서 신호는 최소한 홀드 모우드 동안 실제로 회로의 출력신호인 것을 특징으로 하는 샘플 및 홀드회로.
- 제1항 또는 제 2항의 회로에 있어서, 출력 신호는 제1수단의 전압 옵셋에 거의 무관 한 것을 특징으로 하는 샘플 및 홀드회로.
- 제 3항의 회로에 있어서, VOUT (1-2/A1A2)VIN+2VOS2/A1으로 여기서 VOUT및 VIN은 각각 제1 및 제2수단의 이득이며, VOS2는 제2수단의 전압 옵셋인 것을 특징으로 하는 샘플 및 홀드회로.
- 제1항의 회로에 있어서, 각 스위치는 최소한 하나의 전계효과 트랜지스터인 것을 특징으로 하는 샘플 및 홀드회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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