KR940009292B1

KR940009292B1 - Pulse generator

Info

Publication number: KR940009292B1
Application number: KR1019870011398A
Authority: KR
Inventors: 김기범
Original assignee: 삼성전자주식회사; 안시환
Priority date: 1987-10-14
Filing date: 1987-10-14
Publication date: 1994-10-06
Also published as: KR890007153A

Abstract

The circuit provides video signal frame coordinates and coordinates coincidence that diplay video without error. The cuircuit comprises: a synchonization separation part generating vertical synchronizing signal and horizontal synchronizing signal from complexed video signal, a frequency circuit frequency converting the first clock pulse column to the fifth clock pulse column, a horizontal situation counter counting the fifth clock pulse column and generating horizontal situation coordinates, a scanning line counter generating the scanning line coordinates, a comparing circuit comparing a pair of input signals and generating coordinates coincidence pulse.

Description

영상신호의 프레임 좌표화 및 좌표일치 펄스발생회로Frame coordinate and coordinate matching pulse generation circuit of video signal

제1도는 본 발명의 블럭도.1 is a block diagram of the present invention.

제2도는 제1도의 구체회로도.2 is a concrete circuit diagram of FIG.

제3도는 제2도중 클럭펄스분주부(200)의 출력파형도.3 is an output waveform diagram of the clock pulse divider 200 in FIG.

제4도는 프레임을 좌표화한 상태도.4 is a state diagram in which the frame is coordinated.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 동기분리부 200 : 클럭펄스분주부100: synchronization separator 200: clock pulse divider

300 : 수평위치 카운터부 400 : 주사선 카운터부300: horizontal position counter unit 400: scanning line counter unit

500 : 비교회로부500: comparison circuit

본 발명은 컴퓨터를 이용한 화상처리 장치에 관한 것으로 특히 문자나 그림 등의 데이터를 텔리비젼이나 모니터를 디스플레이할시 에러(Error)를 방지하여 옳바른 화상을 디스플레이하는 영상신호의 프레임 좌표화 및 좌표일치 펄스발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus using a computer. In particular, frame coordinates and coordinate matching pulses of an image signal displaying a correct image by preventing errors when displaying data such as characters and pictures are displayed on a television or a monitor. It is about a circuit.

종래에는 화상처리를 하기 위하여 다이렉트 메모리 억세스(Direct Memory Access : 이하 DMA) 방식을 사용함으로서 전용의 외부메모리가 필요하게 되고 제어부분이 매우 복잡해지며 고속 동작을 하는 메모 및 초고속의 A/D변환기가 필요하게 되어 시스템을 하드웨어적으로 구성할 때에 매우 복잡해지는 문제점과 또한 시스템이 복잡해 지므로서 타이밍이 일치하지 않는 문제점과 잡음이, 발생되는 문제점 등이 있었다.Conventionally, a dedicated external memory is required by using a direct memory access (DMA) method for image processing, a control part is very complicated, and a memo and a high-speed A / D converter that operate at high speed are required. When the system is configured in hardware, there is a problem that becomes very complicated, and also the problem of timing inconsistency, noise, and the like that occur due to the complexity of the system.

따라서 본 발명의 목적은 컴퓨터를 이용한 화상처리 장치에 있어서 처리한 화상처리데이터를 텔리비젼이나 모니터로 디스플레이할 경우 모니터의 스크린을 물리적 위치관계로 좌표화하여 이 좌표화한 데이터와 디스플레이될 컴퓨터의 데이터와 비교함으로서 일치시켜 에러데이터 발생을 방지할 수 있는 영상신호의 프레임 좌표화 및 좌표일치 펄스 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to coordinate the screen of a monitor with a physical position relationship when displaying image processing data processed in a computer image processing apparatus using a television or a monitor, and the coordinated data and the data of the computer to be displayed. The present invention provides a frame coordinate and a coordinate coincidence pulse generation circuit of an image signal that can be matched to prevent occurrence of error data.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 블럭도로서 100은 동기분리부, 200은 분주회로, 300은 수평위치 카운터부, 400은 주사선 카운터부, 500은 비교회로부이며 복합 영상신호를 입력하여 복합영상신호중의 수직동기신호와 수평동기신호를 발생하는 동기분리부(100)와, 클럭펄스발생기의 제1클럭펄스열과 상기 수평동기신호를 입력하여 상기 수평동기신호 사이의 구간에 상기 제1클럭펄스열을 소정 분주비로 주파수 분주한 제5클럭펄스열을 발생하는 분주회로(200)와, 상기 제5클럭펄스열과 상기 수평동기 신호를 입력하여 상기 수평동기신호 사이의 구간동안 상기 제5클럭펄스열을 카운팅함으로 소정비트의 수평위치 좌표를 발생하는 수평위치 카운터부(300)와, 상기 수평동기신호와 수직동기신호를 입력하여 상기 수직동기신호 사이의 구간동안 수평동기신호를 카운팅하므로서 소정 비트의 주사선 좌표를 발생하는 주사선 카운터부(400)와, 필드 판별 발생부의 필드 판별신호, 상기 주사선좌표, 상기 수평위치 좌표를 입력함과 동시에 컴퓨터의 영상신호 데이터를 읽어내기 위한 어드레스를 입력하여 상기 필드판별신호, 주사선좌표, 수평위치좌표와 상기 어드레스와 비교함으로서 일치할때에 좌표일치 펄스를 발생하는 비교회로부(500)로 구성된다.1 is a block diagram of the present invention, 100 is a synchronous separation unit, 200 is a divider circuit, 300 is a horizontal position counter unit, 400 is a scanning line counter unit, 500 is a comparison circuit unit. The first clock pulse train at a frequency division ratio by inputting the first clock pulse train and the horizontal sync signal of the clock pulse generator and the horizontal sync signal to generate a signal and a horizontal sync signal; A division position of the divided clock circuit 200 for generating the divided fifth clock pulse string, the fifth clock pulse string and the horizontal synchronous signal, and counting the fifth clock pulse string during the period between the horizontal synchronous signal and a predetermined horizontal position of a predetermined bit; Since the horizontal position counter unit 300 generating coordinates and the horizontal synchronous signal and the vertical synchronous signal are input, the horizontal synchronous signal is counted during the period between the vertical synchronous signal. A scan line counter 400 for generating scan line coordinates of a predetermined bit, a field discrimination signal for the field discrimination generation unit, the scan line coordinates and the horizontal position coordinates, and an address for reading image signal data of a computer And a comparison circuit section 500 for generating a coordinate matching pulse when the field discrimination signal, the scan line coordinate, the horizontal position coordinate and the address are compared.

상기 구성에 의해 본 발명을 설명하면 등기분리부(100)은 복합영상신호를 입력하여 동기 검파함으로서 수평동기신호와 수직동기신호를 발생출력한다.When the present invention is explained by the above configuration, the register separation unit 100 generates and outputs a horizontal synchronous signal and a vertical synchronous signal by inputting a composite video signal to perform synchronous detection.

상기 수평동기신호와 클럭펄스 발생기의 제1클럭펄스열을 입력하는 분주회로(200)은 상기 수평동기신호간의 사이구간에서 상기 제1클럭펄스열을 분주비로 주파수 분주한 제5클럭펄스열을 발생출력한다.The division circuit 200 for inputting the horizontal clock signal and the first clock pulse string of the clock pulse generator generates and outputs a fifth clock pulse string obtained by frequency division of the first clock pulse string at a division ratio between the horizontal synchronization signals.

상기 제5클럭펄스열을 입력함과 동시에 상기 수평동기신호를 입력하는 수평위치 카운터(300)은 상기 수평동기신호 사이의 구간동안 상기 제5클럭펄스열을 카운팅함으로서 소정 비트의 수평위치 좌표를 발생하며 한편 상기 수평동기신호와 수직동기신호를 입력하는 주사선 카운터(400)은 수직동기신호에 의해 클리어 한후 수평동기신호를 카운팅하므로서 주사선 좌표를 발생출력한다.The horizontal position counter 300 which inputs the fifth clock pulse sequence and the horizontal sync signal simultaneously generates the predetermined position horizontal position coordinates by counting the fifth clock pulse sequence during the interval between the horizontal sync signals. The scan line counter 400 for inputting the horizontal synchronous signal and the vertical synchronous signal generates scan line coordinates by counting the horizontal synchronous signal after clearing by the vertical synchronous signal.

이때 비교회로부(500)은 상기 수평위치좌표와 수직위치좌표와 필드 판별신호를 한쪽 입력포트로 입력함과 동시에 컴퓨터로부터 디스플레이할 영상데이터를 발생하기 위한 어드레스를 다른쪽 입력포트로 입력하여 비교함으로서 일치할 때에만 좌표일치 펄스를 발생한다.At this time, the comparison circuit unit 500 inputs the horizontal position coordinates, the vertical position coordinates, and the field discrimination signal to one input port, and simultaneously inputs and compares an address for generating image data to be displayed from a computer to the other input port. Only when the coordinate matching pulse is generated.

제2도는 제1도의 구체회로도로서 제1도와 동일한 동기분리부(100)와, 다수의 J-K플립플롭(F1-F4)로 구성된 부분은 제1도의 분주회로(200)에 대응하고, 두개의 카운터(BC1과 BC2)로 구성된 부분은 제1도의 수평위치 카운터부(300)에 대응하며, 두개의 카운터(BC3과 BC4)와 반전소자(I1), 디플립플롭(F5)로 구성된 부분은 제1도의 주사선 카운터부(400)에 대응하고, 다수의 비교기(MC1-MC4)로 구성된 부분이 제1도의 비교회로(500)에 대응한다.FIG. 2 is a specific circuit diagram of FIG. 1, the same part of which is composed of the synchronous separator 100 and the plurality of JK flip-flops F1 to F4, corresponding to the frequency divider circuit 200 of FIG. The portion composed of BC1 and BC2 corresponds to the horizontal position counter portion 300 of FIG. 1, and the portion composed of two counters BC3 and BC4, the inverting element I1, and the flip-flop F5 has a first portion. Corresponding to the scanning line counter 400 of FIG. 1, a portion composed of a plurality of comparators MC1-MC4 corresponds to the comparison circuit 500 of FIG. 1.

제3도는 제2도중 분주회로(200)의 각 부분에 대한 출력파형도이고, 제4도는 프레임을 좌표화한 상태도이다.3 is an output waveform diagram of each part of the frequency divider circuit 200 in FIG. 2, and FIG. 4 is a state diagram in which a frame is coordinated.

따라서 본 발명을 제2-6도를 참조하여 상세히 설명한다.Accordingly, the present invention will be described in detail with reference to FIGS. 2-6.

동기분리부(100)는 복합영상신호를 입력하여 검파함으로서 수평동기신호와 수직동기신호를 발생하여 수평동기신호는 라인(가)을 통해 출력하고 수직동기신호는 라인(나)를 통해 출력한다.The synchronizing separator 100 inputs and detects a composite video signal to generate a horizontal synchronizing signal and a vertical synchronizing signal, and outputs the horizontal synchronizing signal through the line (A) and outputs the vertical synchronizing signal through the line (B).

상기 수평동기신호를 클리어단자(CLR1)으로 클럭펄스발생기의 제3도(1)과 같은 제1클럭펄스열을 클럭단자(CLK1)로 입력하는 플립플롭(F1)은 상기 수평동기신호가 인가되는 동안에는 출력단자(Q1)의 출력신호로 “로우”상태를 유지하고 상기 수평동기신호와 수평동기신호간의 사이 구간동안 상기 제1클럭펄스열의 클럭펄스가 인가될 때마다 출력신호를 반전시켜 제3도(2)와 같은 제2클럭펄스열을 발생출력하고, 이때 상기 제2클럭펄스열을 클럭단자(CLK2)로 입력함과 동시에 상기 수평등기신호를 클리어단자(CLR2)로 입력하는 플립플롭(F2)는 상기 플립플롭(F1)과 동일하게 작동하여 상기 제2클럭펄스열을 2분주한 제3도(3)와 같은 제3클럭펄스열을 발생하며, 그리고 상기 제3클럭펄스열을 클럭단자(CLK3)로 상기 수평동기신호를 클리어단자(CLR3)로 입력하는 플립플롭(F3)도 상기 플립플롭(F1)과 동일하게 작동하여 상기 제3클럭펄스열을 2분주한 제3도(4)와 같은 제4클럭펄스열을 발생하고, 또한 플립플롭(F1)과 동일하게 작동하는 플립플롭(F4)도 상기 제4클럭펄스열을 클럭단자(CLK4)로 상기 수평동기신호를 클리어단자(CLR4)로 입력하여 상기 제4클럭펄스열을 2분주한 제3도(5)와 같은 제5클럭펄스열을 발생출력한다.The flip-flop F1 for inputting the first clock pulse string as the clock terminal CLK1 as shown in FIG. 1 of the clock pulse generator to the clear terminal CLR1 is applied while the horizontal sync signal is applied. The output signal of the output terminal Q1 is kept low and the output signal is inverted every time the clock pulse of the first clock pulse string is applied during the interval between the horizontal synchronization signal and the horizontal synchronization signal. 2) A flip-flop F2 for generating and outputting a second clock pulse sequence as shown in FIG. It operates in the same manner as the flip-flop F1 to generate a third clock pulse train as shown in FIG. 3 in which the second clock pulse train is divided into two, and the third clock pulse train is horizontally provided to the clock terminal CLK3. Flip-Flop Inputs Synchronization Signal to Clear Terminal (CLR3) (F3) also operates in the same manner as the flip-flop (F1) to generate a fourth clock pulse train as shown in FIG. 3 (4), which divides the third clock pulse train into two, and also operates in the same manner as the flip-flop (F1). The flip-flop F4 also inputs the fourth clock pulse sequence to the clock terminal CLK4, and inputs the horizontal synchronization signal to the clear terminal CLR4, thereby dividing the fourth clock pulse sequence by two. Generates and outputs 5 clock pulse trains.

상기와 같이 작동하는 다수의 플립플롭(F1-F4)로 구성된 분주회로(200)은 수평동기신호와 수평동기신호 사이의 구간에서 상기 제1클럭펄스열을 특정 분주비로 주파수 분주한 제5클럭펄스열을 발생한다.The division circuit 200 including a plurality of flip-flops F1 to F4 operated as described above may include a fifth clock pulse string in which the first clock pulse string is frequency-divided at a specific division ratio in a section between a horizontal synchronization signal and a horizontal synchronization signal. Occurs.

상기 제5클럭펄스열을 클럭단자(CLK11)로 입력하고, 상기 수평동기신호를 클리어단자(CLR11)로 입력하는 카운터(BC1)은 상기 수평동기 신호에 클리어한 후 다음 수평동기신호가 가해질 때까지 상기 제5클럭펄스열을 카운팅하여 다수의 출력단자(Q11-Q14)를 통해 제5클럭펄스열을 각각 2, 4, 8, 16분주한 제1-4펄스열을 발생하므로서 다수 하위 비트의 수평위치 좌표들을 발생하고, 상기 제4펄스열을 클럭단자(CLK21)로 입력하고 상기 수평동기신호를 클리어단자(CLR21)로 입력하는 카운터(BC2)로 상기 수평동기신호에 의해 클리어 한후 상기 제4펄스열을 카운팅하여 상기 제4펄스열을 각각 2, 4분주한 제5, 6펄스열을 발생함으로 상위 2비트의 수평위치 좌표를 발생한다.The counter BC1 for inputting the fifth clock pulse string to the clock terminal CLK11 and inputting the horizontal synchronization signal to the clear terminal CLR11 is cleared to the horizontal synchronization signal, and then, until the next horizontal synchronization signal is applied. Counting the fifth clock pulse string to generate the first to fourth pulse strings dividing the fifth clock pulse string by 2, 4, 8, and 16 through the plurality of output terminals Q11-Q14, thereby generating the horizontal position coordinates of the plurality of lower bits. The fourth pulse string is counted by the horizontal synchronization signal after the fourth pulse string is input to the clock terminal CLK21 and the horizontal synchronization signal is cleared to the clear terminal CLR21 by the counter BC2. The fifth and sixth pulse trains are divided into four and two pulses, respectively, to generate horizontal position coordinates of the upper two bits.

상기와 같이 작동하는 두개의 카운터(BC1, BC2)로 구성된 수평위치카운터부(300)는 상기 수평동기신호와 제5클럭펄스열에 의해 다수 비트의 수평위치 좌표를 발생한다.The horizontal position counter unit 300 including two counters BC1 and BC2 operated as described above generates a plurality of bits of horizontal position coordinates by the horizontal synchronization signal and the fifth clock pulse sequence.

그리고 카운터(BC3)은 상기 수평동기신호를 클럭단자(CLK31)로 상기 수직동기신호를 입력하여 상기 수직동기신호에 의해 리세트한 후 다음 수직동기신호가 인가될 때까지 상기 수평동기신호를 카운팅하므로서 다수의 출력단자(Q31-Q43)로 상기 수평동기신호를 각각 2, 4, 8, 16분주한 제7-10펄스열로 된 하위 비트의 주사선 좌표들을 발생하고, 카운터(BC4)는 상기 제10펄스열을 클럭단자(CLK41)로 수직동기신호를 클리어단자(CLR41)로 입력하여 수직동기신호 사이의 구간동안 상기 제10펄스열을 카운팅하므로서 다수의 출력단자(Q41-Q44)를 통해 상기 제10펄스열을 각각 2, 4, 8, 16분주한 다수의 제11-14펄스열로 된 다수의 상위 비트의 주사선 좌표를 발생하며, 또한 상기 제14펄스열을 클럭단자(CLK5)로 입력함과 동시에 상기 수직동기 신호를 반전소자(I1)을 통해 반전시켜 클리어 단자(CLR5)로 입력하는 플립플롭(F5)은 상기 수직동기신호 동안 클리어 된후 다음 수직동기신호가 인가될 때까지 상기 제14펄스열의 펄스에 의해 출력단자(Q5)의 출력신호를 반전시키므로 상기 제14펄스열과 듀티비가 다른 제15펄스열로 된 최상위 비트의 주사선 좌표들을 발생한다.The counter BC3 inputs the vertical synchronization signal to the clock terminal CLK31 and resets it by the vertical synchronization signal, and counts the horizontal synchronization signal until the next vertical synchronization signal is applied. A plurality of output terminals Q31-Q43 generate scan line coordinates of the lower bits of the seventh to tenth pulse sequences divided into two, four, eight, and sixteen horizontal sync signals, respectively, and the counter BC4 generates the tenth pulse sequence. To the clock terminal CLK41 to input the vertical synchronization signal to the clear terminal CLR41 to count the tenth pulse string during the period between the vertical synchronization signals, respectively, through the plurality of output terminals Q41-Q44. Generates a plurality of upper-order scan line coordinates of a plurality of 11-14 pulse sequences divided by 2, 4, 8, and 16, and inputs the 14th pulse sequence to the clock terminal CLK5 and simultaneously receives the vertical synchronization signal. Invert through the inverting element (I1) Since the flip-flop F5 input to the rear terminal CLR5 is cleared during the vertical synchronization signal, the output signal of the output terminal Q5 is inverted by the pulse of the fourteenth pulse string until the next vertical synchronization signal is applied. The scan line coordinates of the most significant bit of the fifteenth pulse string having a different duty ratio from the fourteenth pulse string are generated.

상기와 같이 작동하는 두개의 카운터(BC3, 4)와 플립플롭(F5)로 구성된 주사선 카운터부(400)은 상기 수직동기신호에 의해 리세트된후 다음 수직동기신호가 인가될 때까지 주사선 좌표를 발생한다.The scan line counter 400, which consists of two counters BC3 and 4 and a flip-flop F5, operated as described above, is reset by the vertical sync signal and then scan line coordinates until the next vertical sync signal is applied. Occurs.

그러면 비교회로(500)은 필드판별신호와 수평위치 좌표와 주사선 좌표를 한쪽 입력포트로 입력함과 동시에 다른쪽 입력포트로 화상데이터를 읽어내기 위한 어드레스 신호를 입력하여 비교함으로서 같은 경우 일치신호를 발생출력하는데 비교기(MC1)은 제1-4펄스열과 A1-A4의 어드레스를 비교하고, 비교기(MC2)는 제5-7펄스열, 필드판별신호와 A5-A8의 어드레스 신호를 비교하며, 비교기(MC3)는 제8-11펄스열과 A9-A12의 어드레스를 비교하고, 비교기(MC4)는 제12-15펄스열과 A13-A16의 어드레스를 비교하여 상기 비교기(MC1-4)들의 비교한 신호들이 모두 같을 경우에만 좌표일치펄스를 출력함으로서 한 화면을 물리적으로 좌표한 데이터와 컴퓨터가 처리한 화상데이터를 일치시킨다.The comparison circuit 500 then inputs the field discrimination signal, the horizontal position coordinates, and the scan line coordinates to one input port, and simultaneously inputs and compares an address signal for reading image data to the other input port, thereby generating a coincidence signal. The comparator MC1 compares the first to fourth pulse strings with the addresses of A1-A4, and the comparator MC2 compares the fifth to seventh pulse strings, the field discrimination signal with the address signals of A5-A8, and the comparator MC3. ) Compares the 8-11 pulse strings with the addresses of A9-A12, and the comparator MC4 compares the 12-15 pulse strings with the addresses of A13-A16 so that the compared signals of the comparators MC1-4 are all the same. Only by outputting coordinate matching pulses, the data physically coordinated on one screen is matched with the image data processed by the computer.

상술한 바와같이 본 발명은 수평위치와 주사선의 물리적인 위치관계를 제6도와 같이 좌표화하여 디스플레이될 컴퓨터의 화상처리한 데이터의 위치를 비교 일치시킴으로 디스플레이시 발생되는 에러데이터를 방지하고 정확한 화상을 재현할 수 있는 이점이 있다.As described above, the present invention coordinates the physical positional relationship between the horizontal position and the scanning line as shown in FIG. 6 to compare and match the positions of the image data of the computer to be displayed, thereby preventing error data generated during display and correcting the image. There is an advantage that can be reproduced.

Claims

컴퓨터를 이용한 화상처리장치에 있어서, 복합영상신호를 입력하여 수직동기신호와 수평동기신호를 발생하는 동기분리부(100)와, 클럭펄스발생기의 제1클럭펄스열과 상기 수평동기신호를 입력하여 상기 수평동기신호 사이의 구간에 상기 제1클럭펄스열을 소정분주비로 주파수 분주한 제5클럭펄스열을 발생하는 분주회로(200)와, 상기 제5클럭펄스열과 상기 수평동기신호를 입력하여 상기 수평동기신호간의 사이 구간에서 상기 제5클럭펄스열을 카운팅함으로서 소정 비트의 수평위치 좌표를 발생하는 수평위치카운터부(300)와, 상기 수평동기신호와 상기 수직동기신호를 입력하여 상기 수직동기신호 사이의 기간동안 수평동기신호를 카운팅함으로서 소정 비트의 주사선 좌표를 발생하는 주사선 카운터부(400)와, 필드 판별신호발생부의 필드판별 신호와 상기 주사선 좌표와 수평위치좌표를 한쪽 입력포트로 입력하고 컴퓨터의 영상신호데이터의 어드레스를 다른쪽 입력포트로 입력하여 상기 양 입력포트의 신호를 비교함으로서 일치할 때 좌표일치 펄스를 발생하는 비교회로(500)로 구성됨을 특징으로 하는 영상신호의 프레임 좌표화 및 좌표 일치 펄스발생회로.An image processing apparatus using a computer, comprising: a synchronizing separator 100 for inputting a composite image signal to generate a vertical synchronizing signal and a horizontal synchronizing signal, a first clock pulse string of a clock pulse generator and the horizontal synchronizing signal; A division circuit 200 for generating a fifth clock pulse string in which the first clock pulse string is frequency-divided at a predetermined division ratio in the interval between horizontal synchronization signals, and the horizontal synchronization signal by inputting the fifth clock pulse string and the horizontal synchronization signal; A horizontal position counter unit 300 which generates a horizontal position coordinate of a predetermined bit by counting the fifth clock pulse string in the interval between the input signal and the horizontal synchronous signal and the vertical synchronous signal for a period between the vertical synchronous signal. A scan line counter unit 400 for generating scan line coordinates of a predetermined bit by counting the horizontal synchronization signal; A comparison circuit for generating coordinate matching pulses by inputting the scan line coordinates and the horizontal position coordinates to one input port and inputting the address of the image signal data of the computer to the other input port to compare the signals of the two input ports. Frame coordinates and coordinate matching pulse generation circuit of an image signal, characterized in that consisting of (500).