KR940009052B1

KR940009052B1 - 디지탈라인 수신기

Info

Publication number: KR940009052B1
Application number: KR1019860000990A
Authority: KR
Inventors: 고던 호지붐 죤; 네일 토마스 테렌스
Original assignee: 노오던 텔리콤 리미티드; 죤 이.모울
Priority date: 1985-02-13
Filing date: 1986-02-13
Publication date: 1994-09-29
Also published as: EP0192410A2; US4679209A; DE3682515D1; KR860006883A; ATE69679T1; CN1007116B; EP0192410B1; EP0192410A3; JPS61192146A; CA1241707A; CN86101558A; JPH0545106B2

Abstract

내용 없음.

Description

디지탈라인 수신기

제1도는 본 발명에 따른 디지탈라인 수신기의 개략선도.

제2도는 제1도 회로에 나타나는 전압의 파형도.

본 발명은 디지탈신호 수신기에 관한 것으로 특허, 2극입력신호의 스트림을 탐지하여 탐지된 스트림에 반응하는 논리1비트스트림을 발생시키기 위한 디지탈라인 수신기에 관한 것이다.

오늘날 일상생활이 복잡해지고 생산성이 향상됨에 따라 사용자는 새로운 사무통신제어기에 있어서 보다 빠른 속도의 디지탈 억세스를 필요로 한다. 현재의 국부통신망(Local Area Network : 이하 LAN이라 함)은 이러한 고속 디지탈 억세스의 많은 비용과 복잡성에 대한 문제점을 해결하지 못했다. 더욱이 이러한 해결은 음성을 집적화하지는 못했다.

전형적인 LAN에 대한 다른 시도는 모든 음성과 데이터를 중앙제어기에 집적시키고 필요로 하는 상호연결을 제공하기 위해서 저렴한 표준의 내장전화선을 이용하는 것이다. 이러한 시도에서 통상적으로 겪게되는 문제점은 전송하기 위해서 낮은 보오속도(baud rate)에 대한 제한이다. 표준전화선이 제한된 전송능력에도 불구하고, 가변 중앙제어기는 이러한 전화선에 걸친 2.56Mb/S 디지탈라인 인터페이스의 목적을 실행할 수 있다.

본 발명의 목적은 적어도 2.56Mb/S 이상인 전송속도에서 한쌍의 표준전송선에 걸쳐 인터페이스로서 작동가능한 디지탈라인 수신기를 제공하는데 있다.

본 발명의 다른 목적은 데이터탐지기에 대한 상당한 결과를 최대화하며 공통모우드 잡음제거를 제공하는 차동입력증폭기를 구비한 디지탈라인 수신기를 제공하는데 있다.

본 발명의 또다른 목적은 차동증폭기의 한계작동레벨을 차단할 수 있을 뿐만아니라 고주파 잡음펄스에 영향을 받지 않는 디지탈라인 수신기를 제공하는데 있다.

또한 본 발명의 목적은 소정의 차이에 반응하여 신호의 동적범위를 최대화하며, 2극입력신호의 정 및 부 피이크 사이의 오정합을 최소화하는 디지탈라인 수신기를 제공하는데 있다.

종래기술에 관련된 문제점들은 극복할 수 있으며 전술한 목적은 본 발명인 디지탈라인 수신기에 의해 성취될 수 있는데, 그 디지탈라인 수신기는 2극신호를 발생시키기 위한 한쌍의 신호단자 및 신호단자의 반대측에 연결시킨 기준단자를 포함한 차동입력과, 2극신호의 예정된 차이에 반응하여 펄스열을 발생시키기 위한 출력단을 구비한 비교기수단과, 2극신호의 일부를 수신하기 위해서 신호단자와 각각 연결시킨 한쌍의 입력단자와, 그에 반응하여 한계전압을 발생하여 상기의 전압을 기준단자에 연결시키기 위한 한쌍의 출력단을 구비한 피이크 탈지기수단, 및 각각의 기준단자를 그와 반대의 신호단자에 각각 연결시켜 한계전압에 해당하는 충전을 수신토록 한 캐퍼시터(capacitor)수단으로 구성시켜서, 신호단자에 입력되는 2극신호를 한계전압으로 합산시켜 2극신호의 예정된 차이를 초과하여 신호대 잡음비(S/N비)를 효과적으로 증가시킴을 특징으로 한다.

본 발명을 첨부도면에 의거하여 상세히 기술하면 다음과 같다.

제1도에는 도체(14, 15)를 포함하는 전화선(13)에 연결된 한쌍의 입력신호단자(11, 12)와 결합된 디지탈라인 수신기(10)의 개략선도가 도시되어 있다. 전화선(13)은 이상형태로 제1도에 나타나는 반전된 부호펄스(16, 17)로 구성된 신호스트림을 전송하는데 쓰인다. 전형적인 신호는 전화선(13)의 용량성, 저항성 및 유도성 효과에 의해 수정된 후 단자(11, 12)에 입력되어 제2a도에 도시한 것과 같은 2극신호(18, 19)로 나타난다.

수신기(10)는 단자(11, 12)가 그곳에 인가되는 평균피이크전압의 50% 이상의 전압차가 있을때마다 논리1을 탐지하는 기능을 한다. 제2a도를 참조하면, 신호(18)는 단자(11)에 대한 입력을 표시하며, 신호(19)는 단자(12)에 대한 입력을 표시한다. 단자(11, 12)는 두개의 차동증폭기(20, 21)를 포함하는 비교기회로의 한쌍의 정입력단에 연결된다. 또한 증폭기(20, 21)는 도시한 바와 같이 부입력단에 연결된 한쌍의 기준단자(22, 23)를 포함한다. 비록 제1도에는 도시하지 않았을지라도, 증폭기(20, 21)는 단자(11, 12)에 인가되는 차동전압보다는 공통모우드전압에 대해 상당히 낮은 감도를 갖고 있다는 것을 알 수 있을 것이다. 공통모우드전압은 동일극성을 갖는 전압이며, 차동전압은 반대극성을 갖는 전압을 일컫는다. 수신기(10)에 있어서, 신호(18, 19)는 정 및 부진행 피이크간의 최대신호 동적범위 및 최소의 오정합을 이루도록 하기 위해 주로 차이가 있다.

저항(25, 26)과 낮은 값을 갖는 저항(27)으로 구성된 전압분배기(24)는 단자(11, 12)에 연결되어 있다. 이러한 배치에 있어서, 완전히 입력된 2극신호는 증폭기(20, 21)의 정입력에 인가되어 그 입력신호의 일부는 저항(25, 26, 27)의 접속부에 나타난다. 따라서 저항(25, 27)의 접속부에서의 신호전압은 단자(12)에 대한 단자(11)에서의 피이크전압보다 50% 정도 높다. 마찬가지로, 저항(26, 27)의 접속부에서의 신호전압은 단자(11)에 대한 단자(12)에서의 피이크전압보다 50% 정도 높다.

전압분배기(24)의 감소된 신호전압은 한쌍의 차동증폭기(30, 31)를 포함하는 피이크탐지기(29)에 입력된다. 각각의 증폭기(30, 31)는 저항(25, 27 및 26, 27)의 접속부에 각각 연결된 한쌍의 입력단자(32, 33)을 포함한다. 제2쌍의 입력단자(34, 35)는 각각의 증폭기에 대한 기준입력으로 작용하며, 반대의 입력단자에 교차로 연결되어 있다. 즉, 단자(34)는 저항(36)과 바이어스 캐퍼시터(37)를 지나서 단자(12)에 연결되어 있으며, 단자(35)는 저항(38)과 바이어스 캐퍼시터(39)를 지나서 단자(11)에 연결되어 있다. 따라서, 증폭기(20, 21)의 공통모우드범위와 연결되는 표유용량성 중간회로 도체 및 전원레일을 제외한다면, 단자(11)는 피이크탐지기의 증폭기(31)의 작용에 대한 접지로 간주되며 단자(12)는 피이크탐지기의 증폭기(30)에 대한 접지로 간주될 수 있다.

저항(27)은 피이크탐지기(29)에서의 전술한 손실 메카니즘과 증폭기(30, 31)에서의 매우 높은 공통모우드 제거의 불존재를 보상하는데 목적이 있다. 따라서, 단자(32)에 입력되는 정 진행신호(18)는 NPN트랜지스터(42)의 베이스에 인가되는 증폭기(30)의 출력을 발생하는데, 그 출력은 트랜지스터를 턴-온시켜, 저항(36)을 통해 캐퍼시터(37)를 전압(Vc)으로 충전시킨다. 전압(Vc)은 증폭기(30), 트랜지스터(42), 저항(36)에서의 전압강하보다 적은 단자(12)에 대하여 단자(11)에서의 피이크전압이다.

전압(Vc)은 단자(12)에 대하여 단자(11)에서의 피이크전압의 50%이여야만 한다. 그러나, 그 전압은 전술한 전압강하 뿐만아니라 트랜지스터(42)의 에미터-베이스 접속용량을 따른 표유회로 용량성때문에 작다. 이러한 손실은 저항(27)의 값을 조절하므로써 단자(12)에 대하여 단자(32)에서의 적당하게 증가된 전압을 제공토록 교정된다.

전술한 바와같이 증폭기(30)와 트랜지스터(42)는 낮은 오프셋전압을 갖는 다이오우드 등가로서의 기능을 한다는 것을 알 수 있을 것이다. 저항(36)과 캐퍼시터(37)의 결합은 저역통과 여과기로서 작용하여 논리회로에 의해 발생될 수도 있는 단락잡음스파이크에 대한 감도를 경감토록 한다. 또한, 캐퍼시터(37)는 단자(22)를 경유하여 증폭기(20)에 인가되는 한계바이어스 전압(Vc)과 같은 탐지된 피이크전압을 기억하기 위해 작동한다. 제2d도를 참조하면, 신호(18)상의 바이어스 전압(Vc)의 효과는 제2b 및 2c도를 참조한 것을 알 수 있다. 따라서, 단자(11)에서의 신호는 파형(18′)과 같이 0으로부터 효과적인 최대진폭(+Vc)으로 상승된다. 단자(22)에서의 동일하며 반대피이크는 파형(18″)과 같이 +Vc로부터 0까지 동시에 변화된다. 신호(19)의 구간동안에, 단자(11)에서의 신호는 파형(19´)과 같이 0으로부터 효과적인 최소진폭(-Vc)까지 변화된다. 단자(22)에서의 동일하며 반대피이크는 파형(19˝)과 같이 +Vc로부터 +2Vc로 동시에 변화된다. 이러한 결과는 제2d도의 파형(18˝)으로 도시된 것과 같이 -3Vc로부터 +Vc까지 변화하는 단자(11, 22)에서의 차동입력이다.

각각의 증폭기(20, 21)에 대한 참조로서 반대의 입력을 사용하는 효과는 신호대 잡음(S/N)를 6데시벨로 증가시키며 접지로서 단자(11, 12)간의 전기적 중간점을 사용하는 종래의 방법과 비교하여 볼때 잡음 및 간섭신호를 일정하게 유지한다는 것이다.

피이크탐지기(29)의 후반부의 작동은 접지점이 단자(11)로 간주된다는 것을 제외하면 전반부의 작동에 대해 기술한 것과 동일하다. 따라서, NPN 트랜지스터(44)와 결합된 증폭기(31)는 캐퍼시터(39)를 전압(Vc´)으로 충전시키는 다이오우드 등가로서의 기능을 한다. 한계바이어스로서 단자(23)에 인가되는 전압(Vc´)은 단자(22)에 연결된 경우 전압(Vc)와 동일한 방식으로 작동하는데, 그 이유는 수신기(10)의 회로가 대칭이기 때문이다.

파형(46, 47)은 출력단(49)에서 논리1인 비트스트림을 발생하는 OR게이트(48)에 입력되는 각각의 증폭기(20, 21)의 출력이다.

전압(Vc, Vc´)이 2극입력신호의 피이크치로 변동하기 위해서, 일정한 속도로 캐퍼시트(37, 39)를 블리이드(bleed)시킬 필요가 있다. 이것은 아주 적은 값을 가진 덤핑캐퍼시터를 충전 및 방전시키는 기능을 하는 솔리드 스테이트 스위치에 의해 성취된다. 캐퍼시터(37)의 경우에 있어서, P채널 전계효과 트랜지스터(Field Effect Transistor : 이하 FET라 함)(50)는 보상 N채널 FET(50´)와 병렬로 연결되어 있는데, 그의 드레인(51, 51´)이 단자(22)와 연결되고, 그의 소오스(52, 52´)가 한쌍의 보상 N채널 및 P채널 FET(54, 54´)의 드레인(53, 53´)에 연결되어 있다. FET(54, 54´)는 그들의 소오스(55, 55´)가 단자(12)와 연결되도록 병렬로 연결되어 있다. 덤핑캐퍼시터(56)는 FET(54, 54´)의 소오스 및 드레인 사이에 연결되어 있다.

클럭펄스

와 같은 트리거신호는 게이트(57, 57´ 및 58, 58´)에 인가되어 상기 FET스위치의 작동을 계수한다. 적당한 클럭펄스(CLK, CLK)는 캐퍼시터(37)를 방전시키고 캐퍼시터(56)를 충전시키는 FET(50, 50´)를 턴-온시킨다. FET(50, 50´)는 클럭펄스의 극성을 역전시키므로써 스위치-오프되며, FET(54, 54´)는 클럭펄스(CLK, CLK)를 그들의 게이트(58, 58´)에 인가하므로써 스위치-온된다. 그러므로, 캐퍼시터(56)는 FET(54, 54´)가 스위치-온되는 시간동안 방전된다.

캐퍼시터(39)의 주기적인 부분방전은 덤핑캐퍼시터(62)와 결합된 솔리드 스테이트 스위치와 같은 구조를 한 P 및 N채널 FET(60, 60´)와 N 및 P채널 FET(61, 61´)를 사용하여 캐퍼시터(37)에 대해 기술한 동일한 방식으로 발생한다.

본 기술분야에 통상의 지식을 가진 자에게는 여기에서 기술된 실시예는 본 발명의 진정한 정신을 벗어나지 않고 많은 변경이 있을 수 있다는 것을 알 수 있을 것이다. 따라서, 기술된 실시예는 본 발명을 제한하고자 함이 아니라, 허가의 특허청구범위의 기술할 본보기 구조로 채택되어야만 한다.

Claims

2극신호(18, 19)를 발생시키기 위해 한쌍의 신호단자(11, 12) 및 신호단자(11, 12)의 반대측에 연결시킨 기준단자(22, 23)를 포함한 차동입력과, 2극신호의 예정된 차이에 반응하여 펄스열을 발생시키기 위한 출력단(49)을 구비한 비교기수단(20, 21)과, 2극신호(18, 19)의 일부를 수신하기 위해서 신호단자(11, 12)와 각각 연결시킨 한쌍의 입력단자(32, 33)와, 그에 반응하여 한계전압을 발생하여 상기의 전압을 기준단자(22, 23)에 연결시키기 위한 한쌍의 출력단을 구비한 피이크탐지기수단(29), 및 각각의 기준단자(22, 23)를 그와 반대의 신호단자(12, 11)에 각각 연결시켜 한계전압에 해당하는 충전을 수신토록 한 캐퍼시터수단(37, 39)으로 구성시켜서, 신호단자(11, 12)에 입력되는 2극신호(18, 19)를 한계전압으로 합산시켜 2극신호(18, 19)의 예정된 차이를 초과하여 신호대 잡음비(S/N비)를 효과적으로 증가시키도록 한 디지탈라인 수신기(10).
제1항에 있어서, 2극신호의 피이크치를 변화시키기 위해서 캐퍼시터수단(37, 39)에 의해 얻어지는 충전의 일부를 주기적으로 방전하기 위한 수단(50, 50´, 54, 54´, 56, 60, 60´, 61, 61´, 62)을 추가로 구성시켜서 된 디지탈라인 수신기(10).
제2항에 있어서, 캐퍼시터수단(37, 39)을 한쌍의 분리된 바이어스 캐퍼시터(37, 39)로 구성시켜서 된 디지탈라인 수신기(10).
제3항에 있어서, 캐퍼시터수단(37, 39)에 의해 얻어지는 충전의 일부를 방전하기 위한 수단을 한쌍의 덤핑캐퍼시터(56, 62)와 스위치수단(50, 50´, 60, 60´)으로 구성시키되, 각각의 덤핑캐퍼시터에는 바이어스 캐퍼시터(37, 39)의 단자에 연결된 하나의 단자를 형성시키고, 상기의 스위치수단을 각각의 덤핑캐퍼시터(56, 62)의 자유단자 및 바이어스 캐퍼시터(37, 39)의 타측단자와 직렬로 연결시켜서, 충전의 일부를 방전하도록 바이어스 캐퍼시터(37, 39)를 지나 각각의 덤핑캐퍼시터(56, 62)의 순간연결을 할 수 있도록 트리거신호원에 반응토록 한 디지탈라인 수신기(10).
제4항에 있어서, 스위치수단(50, 50´, 60, 60´)에 바이어스 캐퍼시터(37, 39)로부터 분리될때 각각의 덤핑캐퍼시터(56, 62)를 교대로 단락시키기 위한 수단(54, 54´, 61, 61´)을 추가로 포함시켜서 된 디지탈라인 수신기(10).
제5항에 있어서, 스위치수단(50, 50´, 60, 60´)을 평행으로 연결된 제2쌍의 N과 P채널 FET(54, 54´, 61, 61´)과 직렬로 연결시킨 평행으로 연결된 제1쌍의 N과 P채널 FET(50, 50´, 60, 60´)로 구성시키되, 제1 및 제2쌍의 FET가 바이어스 캐퍼시터(37, 39)를 교락시키고 제2쌍의 FET가 덤핑캐퍼시터(56, 62)를 교락시키도록 한 디지탈라인 수신기(10).
제6항에 있어서, 피이크탐지기(29)의 입력단자(32, 33)를 동일한 값의 저항성 브릿지를 경유하여 신호단자(11, 12)에 연결시키되, 상기의 저항성 브릿지를 입력단자(11, 12)의 각각의 단부에 연결시킨 제1 및 제2저항(25, 26)과, 제1 및 제2저항(25, 26)의 자유단부에 연결되어 피이크탐지기의 입력단자(32, 33)에 연결시킨 제3저항(27)으로 구성시켜서 된 디지탈라인 수신기(10).
제7항에 있어서, 비교기수단(20, 21)을 한쌍의 신호단자(11, 12)를 포함하는 제1쌍의 입력과, 한쌍의 기준단자(22, 23)를 포함하는 제2쌍의 입력된 차동입력을 구비한 한쌍의 제1차동증폭기(20, 21)로 구성시켜서 된 디지탈라인 수신기(10).
제8항에 있어서, 피이크탐지기수단(29)을 신호단자(11, 12)에 결합된 한쌍의 입력단자(32, 33)를 포함하는 제1쌍의 입력과, 피이크탐지기 출력단과 각각 결합된 제2쌍의 입력(34, 35)의 차동입력을 구비한 한쌍의 제2차동증폭기(30, 31)로 구성시켜서 된 디지탈라인 수신기(10).
제9항에 있어서, 피이크탐지기수단(29)의 출력단에는 제2차동증폭기(30, 31)중 하나의 출력단에 연결된 베이스와, 작동전압원에 연결된 콜렉터, 및 전류제한저항(36, 38)을 경유하여 제1차동증폭기(20, 21)의 기준단자(22, 23)에 연결된 에미터를 구비한 트랜지스터(42, 44)를 장치시켜서 된 디지탈라인 수신기(10).
제10항에 있어서, 비교기수단(20, 21)의 출력이 제1차동증폭기(20, 21)의 출력으로서 OR게이트(48)에 입력되어 출력단(49)에서 논리1비트스트림을 발생토록 한 디지탈라인 수신기(10).