KR940007686A - 캐시(Cache) 메모리를 가지는 프로세서(Processor) - Google Patents

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KR940007686A
KR940007686A KR1019930017939A KR930017939A KR940007686A KR 940007686 A KR940007686 A KR 940007686A KR 1019930017939 A KR1019930017939 A KR 1019930017939A KR 930017939 A KR930017939 A KR 930017939A KR 940007686 A KR940007686 A KR 940007686A
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KR
South Korea
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cache
processor
external bus
controller
memory
Prior art date
Application number
KR1019930017939A
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Inventor
오사무 니시이
다카시 이나가와
츄네오 후나바시
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Publication date
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Abstract

캐시와 주기억과의 사이에서 외부버스를 통하여 데이타의 블럭전송을 실행는 전송수단에 의한 외부버스사이클은 리이드어드레스와 라이트 어드레스를 프로세서에서 외부로 전달하는 제1시간상(111,112), 라이트 데이타를 프로세서에서 외부로 전달하는 제2시간상(113), 리이트데이타를 외부에서 프로세서로 전달하는 제3시간상(114)으로 이루어진다. 프로세서의 외부에 스토아버퍼(104)를 설치하고 리이드데이타의 기다리는 시간(주기억(105)의 액세스 시간)의 사이에 스토아 버퍼(104)에 블럭라이트 (112,113)을 행한다. 프로세서(101)의 카피백방식의 캐시메모리(102)와의 사이에 블럭교환을 고속으로 행할 수 있다.

Description

캐시(Cache) 메모리를 가지는 프로세서(Processor)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 실시예에 의한 데이타 처리시스템 구성과 캐시블럭교환시의 버스타이밍 표시도, 제3도는 본 발명의 실시예에 의한 프로세서(101)와 콘트롤러(103)의 내부 구성과, 제4도는 본 발명의 다른 실시예에 의한 데이타 처리 시스템도.

Claims (10)

  1. 캐시메모리와, 상기 캐시메모리와 주기억과의 사이에서 외부버스를 통하여 데이타의 블럭전송을 실행는 전송수단을 구비한 프로세서에 있어서, 상기 외부버스에 스토아버퍼를 가지는 콘트롤러가 접속되고, 상기 전송수단에 의한 외부버스 사이클은 상기 프로세서에서 리이드(read)어드레스의 라이트(write) 어드레스를 상기 외부 버스를 통하여 상기 콘트롤러에 전달하고, 상기 주기억에서 블럭리이드를 개시하는 제1시간상(time phase)과; 상기 라이트 어드레스에 대응하는 라이트데이타를 상기 프로세서에서 상기 콘트롤러의 상기 스토아 버퍼에 전달하는 제2시간상과; 상기 리이트 어드레스에 대응하는 리이드데이타를 상기 콘트롤러의 상기 스토아 버퍼에서 상기 프로세서의 상기 캐시에 전달하는 제3시간상을 구비하는 것을 특징으로 하는 프로세서.
  2. 제1항에 있어서, 상기 프로세서는 마이크로 프로세서 LSI회로이고, 상기 캐시메모리는 상기 마이크로 프로세서 LSI회로의 내장 캐시인 것을 특징으로 하는 프로세서.
  3. 제2항에 있어서, 상기 내장 캐시는 카피백방식(copy-back)으로 동작하는 것을 특징으로 하는 프로세서.
  4. 제1항에 있어서, 사기 캐시메모리는 적어도 1차 캐시와 2차 캐시를 포함하는 계층 캐시이고, 상기 1차 캐시와 2차 캐시의 한쪽은 카피백방식으로 동작하는 것을 특징으로 하는 프로세서.
  5. 제4항에 있어서, 상기 1차 캐시 와 상기 2차 캐시의 다른쪽은 라이트스루우(write-through) 방식으로 동작하는 것을 특징으로하는 프로세서.
  6. 캐시메모리와, 상기 캐시메모리와 주기억과의 사이에서 외부버스를 통하여 데이타의 블럭전송을 실행는 전송수단을 가지는 프로세서와, 상기 외부버스에 접속되고, 스토아버퍼를 가지는 콘트롤러를 구비한 데이타 처리시스템에 있어서, 상기 전송수단에 의해 외부버스 사이클은 상기 프로세서에서 리이드(read)어드레스의 라이트 어드레스를 상기 외부 버스를 통하여 상기 콘트롤러에 전달하고, 상기 주기억에서 블럭리이드를 개시하는 제1시간상과; 상기 라이트 어드레스에 대응하는 라이트데이타를 상기 프로 세서에서 상기 콘트롤러의 상기 스토아 버퍼에 전달하는 제2시간상과; 상기 리이트 어드레스에 대응하는 리이드 데이타를 상기 콘트 롤러의 상기 스토아 버퍼에서 상기 프로세서의 상기 캐시에 전달하는 제3시간상을 구비하는 것을 특징으로 하는 데이터처리 시스템.
  7. 제7항에 있어서, 상기 프로세서는 마이크로 프로세서LSI회로이고, 상기 캐시메모리는 상기 마이크로 프로세서 LSI회로의 내장 캐시인 것을 특징으로 하는 데이터 처리 시스템.
  8. 제7항에 있어서, 상기 내장 캐시는 카피백방식으로 동작하는 것을 특징으로 하는 데이터 처리 시스템.
  9. 제6항에 있어서, 사기 캐시메모리는 적어도 1차 캐시와 2차 캐시를 포함하는 계층 캐시이고, 상기 1차 캐시와 2차 캐시의 한쪽은 카피백방식으로 동작하는 것을 특징으로 하는 데이터 처리 시스템.
  10. 제9항에 있어서, 상기 1차 캐시 와 2차 캐시의 다른쪽은 라이트스루우 방식으로 동작하는 것을 특징으로하는 데이터 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930017939A 1992-09-09 1993-09-07 캐시(Cache) 메모리를 가지는 프로세서(Processor) KR940007686A (ko)

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JP92-240339 1992-09-09

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KR1019930017939A KR940007686A (ko) 1992-09-09 1993-09-07 캐시(Cache) 메모리를 가지는 프로세서(Processor)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139151B1 (ko) * 2009-03-30 2012-04-26 후지쯔 가부시끼가이샤 캐시 제어 장치, 정보 처리 장치 및 캐시 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694143A (en) * 1994-06-02 1997-12-02 Accelerix Limited Single chip frame buffer and graphics accelerator
JPH08249274A (ja) * 1995-03-15 1996-09-27 Kofu Nippon Denki Kk データ転送装置
JP3807582B2 (ja) 1999-02-18 2006-08-09 株式会社ルネサステクノロジ 情報処理装置及び半導体装置
JP2012128644A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139151B1 (ko) * 2009-03-30 2012-04-26 후지쯔 가부시끼가이샤 캐시 제어 장치, 정보 처리 장치 및 캐시 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체

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