KR940007547B1

KR940007547B1 - Apparatus for displaying one type two ntsc/hdtv screens on the other type hdtv/ntsc screens

Info

Publication number: KR940007547B1
Application number: KR1019910023686A
Authority: KR
Inventors: 김정훈
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1991-12-20
Filing date: 1991-12-20
Publication date: 1994-08-19
Also published as: KR930015742A

Abstract

The apparatus displays two pictures simultaneously without deterioration of the quality of the pictures. The apparatus consists of two tuners (13)(14) for the frequency modulation of VHF wave into the medium frequency, two medium frequency processors (15)(16) for the amplification of the medium frequency signal, a main and a headphone speakers (17)(18) for the output of acoustic signals, a video signal processor (19) for the production of RGB signal from the video signal, a deflector (20) for the production of vertical and horizontal deflection signals from the synchronizing signals, and a CRT (21).

Description

티브이 2화면 장치TV display device

제 1 도는 종래의 티브이 수상기 구성도.1 is a block diagram of a conventional TV receiver.

제 2 도는 종래에 따른 픽쳐 인 픽쳐 화면 구성도.2 is a block diagram of a picture in picture according to the related art.

제 3 도는 본 발명에 따른 티브이 수상기 구성도.3 is a block diagram of a TV receiver according to the present invention.

제 4 도는 본 발명의 16 : 9 화면에서의 3 : 4 2화면 구성도.4 is a 3: 4 two-screen configuration of the 16: 9 screen of the present invention.

제 5 도는 본 발명의 4 : 3 화면에서의 16 : 9 2화면 구성도.5 is a 16: 9 two-screen configuration in a 4: 3 screen of the present invention.

제 6 도는 제 4 도의 화면구성을 위한 메모리 적용도.6 is a diagram illustrating a memory application for the screen configuration of FIG. 4.

제 7 도는 제 5 도의 화면구성을 위한 메모리 적용도.7 is a diagram illustrating a memory application for the screen configuration of FIG.

제 8 도는 제 6 도의 메모리 적용 상세도.8 is a detailed view of application of the memory of FIG.

제 9 도는 제 7 도의 메모리 적용 상세도.9 is a detailed view of application of the memory of FIG.

제10도는 a 내지 c는 본 발명에 따른 수평동기신호 파형도.10 is a to c is a horizontal synchronous signal waveform diagram according to the present invention.

제11도는 a와 b는 본 발명에 따른 수직동기신호 파형도.11 is a and b is a vertical synchronization signal waveform diagram according to the present invention.

제12도의 a 내지 i는 본 발명에 따른 각부의 동작 파형도.A to i in Fig. 12 is an operational waveform diagram of each part according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11, 12 : 수신 안테나 13, 14 : 제1, 2튜너11, 12: reception antenna 13, 14: first, second tuner

15, 16 : 제1, 2중간주파 처리부 17, 18 : 메인 및 헤드폰 스피커15, 16: first and second intermediate frequency processing unit 17, 18: main and headphone speaker

19 : 영상처리부 20 : 편향부19: image processing unit 20: deflection unit

21 : 칼러수상관21: Color Awards

본 발명은 티브이 화면 표시 장치에 관한 것으로, 특히 16 : 9 화면에서의 2개의 4 : 3 화면 구성과 4 : 3 화면에서의 2개의 16 : 9 화면구성을 독립적으로 화질의 열화없이 1티브이내에서 가능하도록 한 티브이 2화면 표시장치에 관한 것이다.The present invention relates to a TV screen display device. In particular, two 4: 3 screen configurations on a 16: 9 screen and two 16: 9 screen configurations on a 4: 3 screen are independently controlled within one TV without deterioration of image quality. The present invention relates to a TV two-screen display device.

종래의 티브이 수상기는 제 1 도에 도시된 바와 같이 텔레비젼 전파를 수신안테나(1)로 받아서 고주파 증폭한 후 주파수 변환기에 의해서 중간주파수로 변환하는 튜너(2)와, 상기 튜너(2)로부터 출력된 중간주파수를 증폭하여 출력하는 중간주파수 처리부(3)와, 상기 중간주파수 처리부(3)로부터 분리된 음성신호(AS)를 출력하는 스피커(4)와, 상기 중간주파수 처리부(3)로부터 출력된 영상신호(VS)를 처리하여 R.G.B의 색신호를 출력하는 영상처리부(5)와, 상기 중간주파수 처리부(3)의 영상신호를 주화면에 표시되게 축소시키고, 그 축소된 부화면 화상을 영상처리부(5)에 출력하는 부화면 영상처리부(6)와, 상기 중간주파수 처리부(3)의 영상신호에서 분리된 수평 및 수직동기신호에 의해 수평 및 수직편향신호를 분리된 상기 영상처리부(5) 및 부화면 영상처리부(6)에 의해 상기 영상처리부(5)의 영상신호 화면에 표시하는 컬러 수상관(8)으로 구성된다.As shown in FIG. 1, a conventional TV receiver has a tuner (2) for receiving a radio wave from a reception antenna (1), amplifying a high frequency, and converting it into an intermediate frequency by a frequency converter, and outputted from the tuner (2). An intermediate frequency processor 3 for amplifying and outputting an intermediate frequency, a speaker 4 for outputting an audio signal AS separated from the intermediate frequency processor 3, and an image output from the intermediate frequency processor 3 An image processor 5 for processing the signal VS and outputting an RGB color signal, and reducing the video signal of the intermediate frequency processor 3 to be displayed on the main screen, and reducing the reduced sub-screen image to the image processor 5 Sub-image processing unit 6 and sub-screen that separate horizontal and vertical deflection signals by horizontal and vertical synchronization signals separated from video signals of the intermediate frequency processing unit 3, respectively. Image processing unit And 6) a color image tube 8 displayed on the image signal screen of the image processing section 5 by means of 6).

이와 같이 구성된 종래의 기술동작은 제 2 도에 도시된 픽쳐 인 픽쳐(Picture in Picture) 화면 구성도를 참조해 설명하면 다음과 같다.The conventional technical operation configured as described above will be described with reference to the picture in picture screen diagram shown in FIG.

안테나(1)를 통해 수신된 티브이의 복합 영상신호를 튜너(2)에서 고주파 신호로 증폭하고 이를 다시 중간 주파수로 변환하는 중간주파수 처리부(3)에 인가하면, 중간주파수 처리부(3)는 튜너(2)로부터 튜닝된 중간주파수를 소정레벨로 증폭하여 스피커(4)를 통해 음성신호(AS)로 검파함과 아울러 영상처리부(5)를 통해 영상신호(VS)로 검파하여 R.G.B 영상신호를 처리되어 컬러수상관(8)에 디스플레이 된다.When the composite video signal of the TV received through the antenna 1 is amplified to a high frequency signal by the tuner 2 and applied to the intermediate frequency processor 3 for converting the signal into an intermediate frequency, the intermediate frequency processor 3 is tuner ( 2) by amplifying the intermediate frequency tuned to a predetermined level to detect the audio signal AS through the speaker 4 and to the video signal VS through the image processor 5 to process the RGB video signal. It is displayed on the color receiver tube (8).

이때, 상기 중간주파수 처리부(3)의 영상신호에서 수평 및 수직동기신호를 분리한 후 편향부(7)에 의해 수평 및 수직편향신호로 컬러수상관(8)을 편향시키는데, 부화면 영상처리부(6)에서는 메모리를 사용하여 일정비율로 화상을 축소시키고 그 축소시킨 부화면 화상을 주화면에 삽입시키기 위해 편향부(7)로부터 수평 및 수직 스위칭 펄스를 만들어 스위칭되도록 한다.At this time, the horizontal and vertical synchronization signals are separated from the image signal of the intermediate frequency processor 3, and the deflection unit 7 deflects the color receiver tube 8 with the horizontal and vertical deflection signals. In 6), a memory is used to reduce the image at a constant ratio and to switch the horizontal and vertical switching pulses from the deflection section 7 to insert the reduced sub-screen image into the main screen.

즉, 일예로 제 2 도에서와 같이 좀더 진보시켜 2개의 튜너를 사용하여 구성하는 방법이 있는데 이 경우는 2개의 화면을 동시에 시청할 수 있다.That is, as an example, as shown in FIG. 2, there is a method of constructing using two tuners, and in this case, two screens can be simultaneously viewed.

여기서, 1개의 화면은 주화면(9)으로 1개의 화면은 부화면(10)으로 구성되므로, 그 부화면(10)을 구성하기 위해 메모리를 사용하여 화면을 축소하게 된다.Here, one screen is composed of the main screen 9 and one screen is composed of the sub-screen 10, so that the screen is reduced by using a memory to configure the sub-screen 10.

그러나, 이와 같은 종래의 티브이 수상기는 부화면의 품질은 데이타량을 일정비율로 축약(또는 축소)한것이어서 화소가 줄어들어 선명성 및 해상도가 현저히 떨어져 시청하기가 곤란하고 단지 무슨방송을 하는가의 여부정도를 확인할 수 있을 뿐이다.However, the conventional TV receiver has reduced (or reduced) the amount of data at a certain ratio, so that the pixels are reduced, so that the sharpness and resolution are significantly lowered. I can only confirm it.

또한, 주화면과 부화면이 독립적이지 못하며 화면 간섭현상에 의해 부화면이 주화면의 일부를 가려 시청하는데 어려움을 주는 문제점이 있었다.In addition, the main screen and the sub-screen is not independent, and there is a problem in that the sub-screen obscures part of the main screen due to screen interference.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 메모리를 사용하고 메모리의 리드타임을 라이트타임보다 2배로 빠르게 하지만 기존 수직 및 수평동기신호로 유지하도록 하고 단지 수평 및 수직동기신호 주파수 주기의 스위칭펄스를 인가하여 화질의 열화없이 2개의 화면을 독립적으로 디스플레이 할 수 있는 티브이 2화면 표시장치를 창안한 것으로, 이를 첨부한 도면을 참조해 설명하면 다음과 같다.The present invention uses a memory to solve the above-mentioned conventional problems, and the read time of the memory is twice as fast as the write time, but to maintain the existing vertical and horizontal synchronization signal, and only the switching pulse of the horizontal and vertical synchronization signal frequency period The present invention was devised a TV two-screen display device that can display two screens independently without deterioration of image quality by referring to the accompanying drawings.

제 3 도는 본 발명의 티브이 수상기 구성도로서 이에 도시한 바와 같이, 텔레비젼 전파를 각각의 수신안테나(11)(12)로 받아서 고주파 증폭한 후 주파수 변환기에 의해서 중간주파수로 변환하는 제1, 2 튜너(13), (14)와, 상기 제1, 2 튜너(13)(14)로부터 출력된 중간주파수를 증폭하여 처리하는 제1, 2 중간주파수 처리부(15), (16)와, 상기 제1, 2 중간주파수 처리부(15)(16)에서 각각 처리된 음성신호(AS)를 동시에 출력하도록하는 메인 헤드폰 스피커(17)(18)와, 상기 제1, 2 중간주파수 처리부(15),(16)에서 각각 출력되는 영상신호(VS)를 처리하여 R.G.B 영상신호로 출력하는 영상처리부(19)와, 상기 제 2 중간주파수 처리부(16)의 영상신호에서 분리된 수평 및 수직동기신호에 의해 수평 및 수직편향신호를 출력하는 편향부(20)와, 상기 편향부(20)의 수평 및 수직편향신호에 의해 상기 영상처리부(19)의 영상신호를 화면에 표시하는 컬러수상관(21)으로 구성한다.3 is a schematic diagram of a TV receiver according to the present invention. As shown in FIG. 3, first and second tuners which receive television radio waves by receiving antennas 11 and 12 and amplify them to intermediate frequencies by a frequency converter. (13) and (14), first and second intermediate frequency processors 15 and 16 for amplifying and processing the intermediate frequencies output from the first and second tuners 13 and 14, and the first And main headphone speakers 17 and 18 for simultaneously outputting the voice signals AS respectively processed by the 2 intermediate frequency processing units 15 and 16, and the first and second intermediate frequency processing units 15 and 16. The horizontal and vertical synchronization signals are separated by the image processing unit 19 for processing each of the image signals VS output from the image signal as an RGB image signal and separated from the image signals of the second intermediate frequency processing unit 16. A deflection unit 20 for outputting a vertical deflection signal and horizontal and vertical deflection signals of the deflection unit 20; Constitute a group image color kinescope (21) for displaying the video signal on the screen of the processing unit 19.

제 4 도는 본 발명에 따른 16 : 9 화면에서의 3 : 4 2화면 구성도로서 이에 도시한 바와 같이, 16 : 9(가로 및 세로) 화면(30)에 독립적인 2개의 4 : 3(가로 및 세로) 화면(30-4),(30-2)을 구성하고, 제 6 도는 제 4 도에 따른 화면구성을 위한 메모리 적용도로서 이에 도시한 바와 같이 영상신호의 디지탈신호(Y1, U1, V1), (Y2, U2, V2)를 메모리 선택펄스(STROBE 1)에 의해 선택하여 저장하고, 라이트/리드 클럭 주파수(WCK), (RCK)에 의해 라이트(WRITE)할때마다 리드(READ)의 스피드를 2배로 빠르게 하여 출력하는 제1, 2 라인 메모리부(31-1), (31-2)와, 상기 제1, 2 라인 메모리부(31-1), (31-2)에서 2배속되어 출력된 디지탈신호(Y,U,V)를 아날로그 신호(Y',U',V')로 변환시켜 출력하는 디지탈/아날로그 변환기(32)로 구성한다.4 is a 3: 4 two-screen configuration in a 16: 9 screen according to the present invention. As shown in FIG. 4, two 4: 3 (horizontal and vertical) independent of the 16: 9 (horizontal and vertical) screen 30 is shown. Vertical) screens 30-4 and 30-2, and FIG. 6 is a memory application diagram for screen configuration according to FIG. 4. As shown therein, the digital signals Y1, U1, V1 of the video signal are shown. ), (Y2, U2, V2) are selected and stored by the memory selection pulse (STROBE 1), and each time the WRITE is written by the write / read clock frequency (WCK), (RCK) Double speed in the first and second line memory sections 31-1 and 31-2 for outputting at twice the speed, and the first and second line memory sections 31-1 and 31-2. The digital / analog converter 32 converts the output digital signals Y, U, and V into analog signals Y ', U', and V 'and outputs the converted digital signals.

그리고, 제 8 도는 제 6 도에 따른 메모리 적용 상세도로서 이에 도시한 바와 같이, 영상신호에 디지탈 신호(U,Y,V)를 메모리 입력시 블래킹(Blanking : BLW)신호에 의해 라이트 클럭 주파수(WCK)로 제어하는 메모리 입력 인터페이스부(31A)와, 수직동기신호(VS) 및 블랭킹(BLN)신호를 입력받아 동기를 맞춘 후 수직 및 수평동기신호 출력(VS2), (HS2)을 발생하고, 입력되는 라이트 및 리드클럭(WCK), (RCK)을 수직동기신호(VS) 및 블랭킹(BLN) 신호에 동기시켜 제어신호를 발생하여 어드레스(A)를 공급하도록 하며, 버스 수신기로부터의 직렬클럭(SCL)과 직렬 데이타(SDA)에 의해 직렬단자를 위한 데이타 클럭(SC)을 발생시켜 메모리 동기를 제어하는 메모리 동기 제어부(31D)와, 상기 메모리 입력 인터페이스부(31A)로부터의 출력신호를 제어신호와 데이타 클럭(SC)에 의한 어드레스(A)를 공급받아 저장하는 라인 메모리부(31B)와, 상기 라인메모리부(31B)의 출력신호를 메모리 동기 제어부(31D)의 데이타 클럭(SC)과 블랭킹(BLN), 리드컬럭(RCK)에 의해 제어함과 아울러 메모리 선택펄스(STROBE)로 구성한다.FIG. 8 is a detailed view of application of the memory according to FIG. 6, as shown in FIG. 6, when a digital signal (U, Y, V) is input to a video signal by a blanking (BLW) signal when a memory signal is input. The memory input interface unit 31A controlled by (WCK), the vertical synchronization signal (VS) and the blanking (BLN) signal are input and synchronized, and then the vertical and horizontal synchronization signal outputs (VS2) and (HS2) are generated. Control signal by synchronizing the input light, lead clock (WCK), (RCK) with the vertical synchronization signal (VS) and the blanking (BLN) signal A memory synchronization control unit for controlling memory synchronization by generating a data clock (SC) for the serial terminal by the serial clock (SCL) and the serial data (SDA) from the bus receiver. 31D) and an output signal from the memory input interface unit 31A for a control signal. And a line memory section 31B for receiving and storing the address A by the data clock SC, and blanking the output signal of the line memory section 31B with the data clock SC of the memory synchronization control section 31D. (BLN) and lead color (RCK) control, and memory selection pulse (STROBE).

한편, 제 5 도는 본 발명에 따른 4 : 3 화면에서의 16 : 9 2화면 구성도로서 이에 도시한 바와 같이, 4 : 3 화면(40)에 독립적인 2개의 16 : 9 화면(40-1)(40-2)을 구성하고, 제 7 도는 제 5 도에 따른 화면구성을 위한 메모리 적용도로서 이에 도시한 바와 같이, 영상신호의 디지탈신호(Y1,U1,V1),(Y2,U2,V2)를 메모리 선택펄스(STROBE 2)에 의해 선택하여 저장하고, 라이트/리드 클럭 주파수(WCK),(RCK)에 의해 라이트 할때마다 리드의 스피드를 2배로 빠르게 하여 출력하는 제1,2필드 메모리부(41-1),(41-2)와, 상기 제1,2 필드 메모리부(41-1),(41-2)에서 2배속되어 출력된 디지탈신호(Y,U,V)를 아날로그신호(Y',U',V')로 출력하는 디지탈/아날로그 변환기(42)로 구성한다.5 is a 16: 9 two-screen configuration diagram in a 4: 3 screen according to the present invention. As shown in FIG. 5, two 16: 9 screens 40-1 independent of the 4: 3 screen 40 are shown. 40-2, and FIG. 7 is a memory application diagram for the screen configuration according to FIG. 5. As shown therein, the digital signals Y1, U1, V1, and Y2, U2, V2 of the video signals are shown. ) Is selected and stored by the memory selection pulse (STROBE 2), and the first and second field memories output twice as fast as the read speed each time they are written by the write / read clock frequency (WCK) or (RCK). The digital signals (Y, U, V) output at twice the speed from the sections 41-1 and 41-2 and the first and second field memory sections 41-1 and 41-2 are outputted as analogues. The digital / analog converter 42 outputs the signals Y ', U', and V '.

그리고 제 9 도는 제 7 도에 따른 메모리 작용 상세도로서 이에 도시한 바와 같이, 영상신호의 디지탈신호(U,V,Y)를 메모리 입력시 블랭킹(Blanking : BLW)신호에 의해 라이트 클럭 주파수(WCK)로 제어하는 메모리 입력 인터페이스부(41A)와, 수직동기신호(VS) 및 블랭킹(BLN) 신호를 입력받아 동기를 맞춘 후 수직 및 수평동기 신호 출력(VS2),(HS2)을 발생하고, 입력되는 라이트 및 리드클럭 (WCK),(RCK)을 수직동기신호(VS) 및 블랭킹(BLN)신호에 동기시켜 제어신호를 발생하여 로우 및 클럭 어드레스 스토리지와 어드레스(A)를 공급하도록 하며, 버스 수신기로부터 직렬클럭(SCL)과 직렬 데이타(SDA)에 의해 직렬단자를 위한 데이타 클럭(SC)을 발생시켜, 메모리 동기를 제어하는 메모리 동기제어부(41D)와, 상기 메모리 입력 인터페이스부(41A)로부터의 출력신호를, 제어신호와 데이타 클럭(SC)에 의한 로우 및 어드레스 스토리지와 어드레스(A)를 공급받아 다발로 저장하는 필드 메모리부(41B)와, 상기 필드 메모리부(41B)의 출력신호를 메모리 동기 제어부(41D)의 데이타클럭(SC)과, 블랭킹(BLN), 리드클럭(RCK)에 의해 제어함과 아울러 메모리 선택펄스(STROBE)에 의해 선택된 휘도신호(Y)와 색차신호(B-Y),(R-Y)를 출력하는 메모리 출력 인터페이스부(41C)로 구성한다.FIG. 9 is a detailed view of memory operation according to FIG. 7. As shown in FIG. 7, the write clock frequency (WCK) is determined by a blanking (BLW) signal of a digital signal (U, V, Y) of an image signal when a memory is input. After inputting and synchronizing the memory input interface unit 41A and the vertical synchronization signal (VS) and the blanking (BLN) signal controlled by the control unit), and generates the vertical and horizontal synchronization signal output (VS2), (HS2), Control signal by synchronizing the light and lead clocks WCK and RCK to the vertical synchronization signal VS and the blanking signal BLN. Generates low and clock address storage And an address (A), and a memory clock controller 41D for generating a data clock SC for the serial terminal by the serial clock SCL and the serial data SDA from the bus receiver to control memory synchronization. And an output signal from the memory input interface unit 41A for a control signal. And address storage by data and data clocks (SC) And a field memory unit 41B for receiving and storing the address A in bundles, and output signals of the field memory unit 41B to the data clock SC of the memory synchronization controller 41D, the blanking BLN, The memory output interface unit 41C controls the read clock RCK and outputs the luminance signal Y and the color difference signals BY and RY selected by the memory selection pulse STROBE.

이와 같이 구성한 본 발명의 작용 및 효과를 제10도 내지 제12도의 파형도를 참조해 설명하면 다음과 같다.The operation and effect of the present invention configured as described above will be described with reference to the waveform diagrams of FIGS. 10 to 12.

먼저, 제 3 도에서 각각 수신 안테나(11),(12)를 통해 수신된 티브이 복합영상신호를 제1,2튜너(13),(14)에서 고주파 신호로 증폭하고 이를 중간주파수로 변환하는 제1,2중간주파수 처리부(15),(16)에 인가하면, 그 제1,2중간주파수 처리부(15),(16)는 제1,2튜너(13),(14)로부터 튜닝된 중간주파수를 소정레벨로 증폭하여 메인 및 헤드폰 스피커(17),(18)를 통해 음성신호(AS)로 검파함과 아울러 영상처리부(19)에 공통입력되여 R.G.B 영상신호로 처리된 다음 컬러수상관(21)에 나타난다.First, in FIG. 3, the first and second tuners 13 and 14 amplify the TV composite image signals received through the receiving antennas 11 and 12, respectively, into high frequency signals and convert them to intermediate frequencies. When applied to the first and second intermediate frequency processors 15 and 16, the first and second intermediate frequency processors 15 and 16 are tuned from the first and second tuners 13 and 14. Amplified to a predetermined level, detected as an audio signal (AS) through the main and headphone speakers (17) and (18), and commonly input to the image processing unit (19) to be processed as an RGB image signal, followed by a color receiver (21). Appears in the

이때, 상기 제 2 중간주파수 처리부(16)에서 출력된 영상신호로부터 수평 및 수직동기신호를 분리하여 편향부(20)에 의해 수평 및 수직편향신호로 컬러수상관(21)을 편향시키도록 한다.At this time, the horizontal and vertical synchronization signals are separated from the image signal output from the second intermediate frequency processor 16 to deflect the color image tube 21 by the horizontal and vertical deflection signals by the deflection unit 20.

이와 같이 2개의 튜너를 사용하여 독자적으로 동작이 가능하게 되는데, 이때, 튜너는 시분할로 2개의 채널이 매우 빠른 속도로 절환이 가능해야 한다.In this way, two tuners can be used to operate independently. In this case, the tuner must be able to switch between two channels at a very high speed by time division.

본 발명은 제 4 도와 제 5 에서와 같이 16 : 9 화면(30)을 2개의 3 : 4 화면(30-1),(30-2)로 구성하고 또한 4 : 3 화면(40)을 2개의 16 : 9 화면(40-1),(40-2)으로 구성하는데, 이때 제 6 도 내지 제 9 도에서와 같이 메모리 구성이 되어야 한다.In the present invention, as in the fourth and fifth embodiments, the 16: 9 screen 30 is composed of two 3: 4 screens 30-1 and 30-2, and the 4: 3 screen 40 is divided into two screens. It consists of 16: 9 screens 40-1 and 40-2, in which case the memory should be configured as shown in FIGS.

즉, 제 4 도의 화면구성은 제 6 도에서 1수평화면 주사기간(15.625KHz) 동안 2개의 화면을 합성하여 스캐닝해야 하므로, 제1,2라인 메모리부(31-1),(31-2)에 입력되는 디지탈신호(Y1, U1, V1),(Y2, U2, V2)를 메모리 선택 펄스(STROBE 1)신호에 의해 선택하여 메모리 출력시킨다. 이때 메모리 선택펄스(STROBE 1)신호가 하이일때는 디지탈신호(Y1, U1, V1)가 선택되어 2배속되어 디지탈/아날로그 변환기(32)로 출력되고, 메모리 선택펄스(STROBE 1)신호가 로우일때는 디지탈신호(Y2, U2, V2)가 제 2 라인 메모리부(31-2)에서 2배속된 후 상기 디지탈/아날로그 변환기(32)로 출력된다.That is, in the screen configuration of FIG. 4, two screens must be synthesized and scanned during one horizontal screen syringe interval (15.625KHz) in FIG. 6, and thus, the first and second line memory sections 31-1 and 31-2 are used. The digital signals (Y1, U1, V1) and (Y2, U2, V2) input to are selected by the memory selection pulse (STROBE 1) signal to output the memory. At this time, when the memory selection pulse (STROBE 1) signal is high, the digital signals (Y1, U1, V1) are selected and doubled and output to the digital / analog converter 32, and the memory selection pulse (STROBE 1) signal is low. Is output to the digital-to-analog converter 32 after the digital signals Y2, U2, V2 are doubled in the second line memory section 31-2.

여기서, 2배속의 방법은 라이드클럭 주파수(WCK),(13.5MHz)와 리드클럭 주파수(RCK)(27MHz)에 의해 메모리에 라이트할때마다 리드의 스피드를 2배로 빠르게 하는 것이다.Here, the method of double speed is to double the speed of the read every time the memory is written to the memory by the ride clock frequency (WCK), (13.5MHz) and the read clock frequency (RCK) (27MHz).

즉, 제10도에서와 같이 수평동기신호(HS)는 15.625KHz를 그대로 유지한다.That is, as shown in FIG. 10, the horizontal synchronization signal HS maintains 15.625 KHz.

다음에 제 8 도에서 이와 같은 상기 제1,2메모리부(31-1),(31-2)의 좀더 상세한 구성을 설명한다.Next, a more detailed configuration of the first and second memory units 31-1 and 31-2 will be described in FIG.

먼저 디지탈신호(U, V, Y)가 메모리 입력 인터페이스부(31A)에 입력되면 블랙킹(BLN)신호에 동기되는 제 9도의 a와 같은 라이트클럭 주파수(WCK)(13.5MHz)에 의해 램의 처리속도를 증가시키기 위해 디지탈 휘도 및 색도신호의 비트 스트림을 감소시킨다.First, when the digital signals U, V, and Y are input to the memory input interface unit 31A, the RAM of the RAM is driven by the light clock frequency WCK (13.5 MHz) as shown in a of FIG. 9 synchronized with the blacking (BLN) signal. The bit stream of digital luminance and chroma signals is reduced to increase the processing speed.

여기서, 비트 스트림은 3개의 비트를 1개 데이타를 1조 묶게 되는데, 이때의 데이타 묶음을 6.75MHz의 클럭으로서 라인메모리부(31B)에 병렬로 전송된다.Here, the bit stream combines one set of data into three bits, and the data bundle is transmitted in parallel to the line memory unit 31B as a clock of 6.75 MHz.

그리고, 라인메모리부(31B)는 메모리 동기 제어부(31D)에 의해 메모리를 저장시키는데, 메모리 동기 제어부(31D)는 라인 주파수에 록킹된 스캐닝주파수를 가지고 있다.The line memory unit 31B stores the memory by the memory synchronization controller 31D, which has the scanning frequency locked to the line frequency.

즉, 메모리 동기 제어부(31D)는 메모리 콘트롤러, 동기신호 발생기, 클럭발싱기, 버스수신기로 구성되어 있는데, 수직동기신호(VS)와 블랭킹(BLN)펄스를 입력받아 동기를 맞춘 후 수직 및 수평동기신호(VS2), (HS2)를 발생키고, 이 동기신호로 제12도의 f와 g와 같은 제어신호및 어드레스(A)를 라인 메모리부(31B)에 공급한다.In other words, the memory synchronization controller 31D is composed of a memory controller, a synchronization signal generator, a clock generator, and a bus receiver. Generating signals VS2 and HS2, and using this synchronization signal, control signals such as f and g in FIG. And the address A is supplied to the line memory section 31B.

그리고, 라이트 및 리드 클럭주파수(WCK),(RCK)로 블랭킹(BLN)과 수직동기신호(VS)에 맞추어진 내부 콘트롤 신호를 공급하게 되고, 버스 수신기로부터 직렬클럭(SCL)과 직렬 데이타(SDA)를 입력받아 제 9 도의 h와 같은 디램의 직렬단자를 위한 데이타 클럭(SC)을 발생시킨다.In addition, the internal control signal adapted to the blanking BLN and the vertical synchronization signal VS is supplied at the write and read clock frequencies WCK and RCK. The serial clock SCL and the serial data SDA are supplied from the bus receiver. ) Is generated to generate a data clock SC for the serial terminal of the DRAM as shown in FIG.

즉, 제어신호는는 디램의 메모리 필드로부터 직렬단자의 데이타 레지스터까지 데이타를 전달하도록하고 라이트 인에이블제어신호는 e에서와 같이 이 신호가 로우일때 f에서의 메모리의 입, 출력(I/O) 데이타는 메모리를 전송된다.That is, the control signal Enable transfer of data from the memory field of the DRAM to the data register of the serial terminal. When the control signal is low as in e, the input and output (I / O) data of the memory at f is transferred to the memory.

그런다음, 상기 라인 메모리부(31B)에서 처리된 신호는 수평동기펄스와 동일한 주파수의 펄스를 사용하는 메모리 선택펄스(STROBE)에 의한 메모리 출력 인터페이스부(31C)에서 데이타 묶음 형태로 12개의 데이타 비트로 출력된다.Then, the signal processed in the line memory unit 31B is divided into 12 data bits in a data bundle form in the memory output interface unit 31C by a memory selection pulse STROBE using pulses having the same frequency as the horizontal synchronization pulse. Is output.

즉, 상기 12비트 데이타는 휘도신호(Y)와 색차신호(B-Y, R-Y)를 포함하고 있어 멀티플렉서에 의해 디지탈신호(U, V, Y)로 구성된 후 디지탈/아날로그 처리기(32)에 의해 처리된다. 또한, 휘도신호(Y) 및 색차신호(B-Y, R-Y) 지연을 보상하기 위해 일정기간을 지연시키는데, 휘도신호(Y)는 리드클럭주파수(27MHz), 색차신호(B-Y, R-Y)는 라이트 클럭 주파수(13.5MHz)로 데이타 라이트를 가진다.That is, the 12-bit data includes the luminance signal Y and the color difference signals BY and RY, and are processed by the digital / analog processor 32 after being composed of the digital signals U, V, and Y by a multiplexer. . In addition, to compensate for the delay of the luminance signal Y and the color difference signals BY and RY, a predetermined period of time is delayed. The luminance signal Y is the read clock frequency 27 MHz and the color difference signals BY and RY are the write clock frequency. Have a data write to (13.5MHz).

한편, 제 5 도의 화면구성은 상기에서 설명한 바와 같이 제 7 도에서 1수직 주사기간(50Hz) 동안 2개의 화면을 합성하여 스캐닝하는데, 이때, 제 6 도와 달리 필드메모리로 구성해야 한다.On the other hand, the screen configuration of FIG. 5 synthesizes and scans two screens during one vertical syringe interval (50 Hz) in FIG. 7 as described above. In this case, unlike FIG.

따라서, 마찬가지로 제 9 도에서도 필드 메모리 적용을 위해 메모리 동기 제어부(41D)에서는 제 9 도의 a와 c에 도시한 디램을 위한 로우어드레스 스토리지와, 8비트 콜럼 어드레스의 유효성을 나타내기 위한 콜롬 어드레스 스토리지제어신호를 더 발생시켜 필드메모리부(41B)에 입력되게 하였다.Therefore, similarly in FIG. 9, the memory synchronization controller 41D uses the low address storage for the DRAMs shown in FIGS. And colon address storage to indicate the validity of the 8-bit colum address. A control signal was further generated to be input to the field memory section 41B.

그리고, 필드메모리부(41B)에서 처리되어진 데이타 묶음은 수직 동기 펄스와 동일한 주파수의 펄스를 사용하는 메모리 선택펄스(STROBE)에 의한 메모리 출력 인터페이스부(41C)를 통하여 12개의 데이타 비트로 나타내는데, 라인 메모리의 경우는 단지 배속만 되어 출력되지만 필드 메모리의 경우는 통상 9개이상이 듀얼포트램을 사용함으로 데이타 다발 형태를 사용하여 메모리내에 데이타 처리하게 되는데, 그 데이타 묶음형태는 상기 메모리 입력 인터페이스부(41A)와 동일 형태를 지니게 된다.The data bundle processed by the field memory section 41B is represented by twelve data bits through the memory output interface section 41C by the memory selection pulse STROBE using pulses of the same frequency as the vertical synchronization pulse. In this case, only double speed is output, but in the case of field memory, more than 9 use dual port RAM to process data in memory using data bundle type, and the data bundle type is the memory input interface unit 41A. It has the same form as).

그리고, 디지탈/아날로그, 변환기(42)에서 처리시 휘도신호(Y)를 위해서는 8비트 디지탈/아날로그 변환기. 색차신호(B-Y, R-Y)를 위해서는 각각 7비트의 디지탈/아날로그 변화기를 사용한다.And an 8-bit digital / analog converter for the luminance signal (Y) during processing in the digital / analog, converter (42). For the color difference signals B-Y and R-Y, 7-bit digital / analog transducers are used, respectively.

이상에서 상세히 설명한 바와 같이 본 발명은 독립적인 4 : 3 화면 2채널을 동시에 시청할 수 있는 것으로 2개의 화면을 동시에 시청할 수 있다.As described in detail above, the present invention can simultaneously watch two independent 4: 3 screens and two channels, and can simultaneously watch two screens.

그리고, 현재 16 : 9 화면 수신용 티브이는 대형(특히 34"이상) 티브이 경향이 있어 4 : 3 화면 2개를 구성하면 18"정도의 2개를 구성할 수 있으므로 충분히 하나의 티브이로 2개의 화면을 독립적으로 수신하게 되고, 또한 4 : 3 화면에서 16 : 9 화면 2개를 상하로 구성할 수 있는 효과가 있게 된다.In addition, TVs for receiving 16: 9 screens tend to be large (particularly 34 "or larger) TVs. When two 4: 3 screens are configured, two TVs of about 18" can be configured. Can be independently received, and it is also possible to configure two 16: 9 screens up and down from 4: 3 screen.

Claims

영상신호의 디지탈신호(Y1, U1, V1),(Y2, U2, V2)를 수평동기 기간동안 메모리 선택펄스(STROBE 1)로 사용하고 라이트/리드 클럭 주파수(WCK),(RCK)에 의해 라이트할때마다 리드의 스피드를 2배로 빠르게 하여 출력시키는 제1,2라인 메모리부(31-1),(31-2)와, 이 2배속된 디지탈 신호(U, V, Y)를 아날로그신호(Y', U', V')로 변화시켜 출력하는 디지탈/아날로그 변환기(32)를 구비하여 16 : 9 화면(30)에 동일크기며 독립적인 2개의 4 : 3 화면(30-1)(30-2)을 구성함을 특징으로 하는 티브이 2화면 표시장치.The digital signals (Y1, U1, V1) and (Y2, U2, V2) of the video signals are used as memory selection pulses (STROBE 1) during the horizontal synchronization period, and are written by the write / lead clock frequencies (WCK) and (RCK). Each time, the first and second line memory units 31-1 and 31-2 which double the speed of the lead and output the doubled digital signals U, V, and Y are analog signals ( Y ', U', V '), and have a digital / analog converter 32 that outputs the same size and outputs two independent 4: 3 screens 30-1 and 30 on the 16: 9 screen 30. -2) TV two screen display device characterized in that the configuration.

제 1 항에 있어서, 상기 제1,2라인 메모리부(31-1),(31-2)는 블랭킹신호에 동기되는 라이트 클럭 주파수에 의해 디지탈 휘도 및 색도신호 비트 스트림을 감소시켜 출력하는 메모리 영역 인터페이스부(31A)와, 수직동기 및 블랭킹 펄스에 수직 및 수평동기신호(VS2),(HS2)를 발생시킴과 아울러 라이트 및 리드클럭 주파수에 동기되는 제어신호,와, 어드레스(A)를 발생시키고, 직력클럭 및 데이타에 따른 데이타 클럭을 발생시켜 메모리 동기를 제어하는 동기제어부(31D0와, 상기 메모리 입력 인터페이스부(31A)의 출력을 상기 메모리 동기 제어부(31D)의 제어에 의해 순차적으로 데이타 묶음형태로 저장하는 라인메모리부(31B)와, 상기 라인메모리부(31B)의 출력을 상기 메모리 제어부(31D)와 메모리 선택펄스에 의해 리드타이밍을 제어하여 휘도신호(Y)와 색차신호(B-Y), (R-Y)로 일정기간 지연시켜 출력하는 메모리출력 인터페이스부(31C)로 구성된 것을 특징으로 하는 티브이 2화면 표시장치.The memory area of claim 1, wherein the first and second line memory units 31-1 and 31-2 reduce and output a digital luminance and chroma signal bit stream by a write clock frequency synchronized with a blanking signal. A control signal that generates the vertical and horizontal synchronization signals VS2 and HS2 in the interface unit 31A, the vertical synchronization and blanking pulses, and is synchronized with the write and read clock frequencies. , And a synchronization controller 31D0 for generating an address A and generating a data clock according to the serial clock and the data to control memory synchronization, and outputting the output of the memory input interface 31A to the memory synchronization controller 31D. By controlling the read timing of the line memory unit 31B and the output of the line memory unit 31B, which are sequentially stored in a data bundle form under the control of the memory unit 31D and the memory selection pulse, the luminance signal ( And a memory output interface unit (31C) for delaying a predetermined period of time with Y) and color difference signals (BY) and (RY).

영상신호의 디지탈신호(Y1, U1, V1), (Y2, U2, V2)를 수직동기 기간동안 메모리 선택펄스(STROBE 2)로 사용하고 라이트/리드 클럭주파수에 의해 2배속하여 출력시키는 제1,2 필드 메모리부(41-1),(41-2)와, 이 디지탈신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환기(42)를 구비하여 4 : 3 화면(40)에 2개의 16 : 9 화면(40-1)(40-2)을 구성함으로 특징으로 하는 티브이 2화면 표시장치.First, which uses the digital signals (Y1, U1, V1) and (Y2, U2, V2) of the video signal as memory selection pulses (STROBE 2) during the vertical synchronization period, and outputs them at twice the speed by the write / lead clock frequency. Two field memory sections 41-1 and 41-2, and a digital-to-analog converter 42 for converting this digital signal into an analog signal, have two 16: 9 screens on a 4: 3 screen 40. A television two-screen display device characterized by configuring (40-1) and (40-2).

제 3 항에 있어서, 상기 제1,2필드 메모리부(41-1),(41-2)는 블랭킹 신호에 동기되는 라이트 클럭 주파수에 의해 디지탈 신호의 비트 스트림을 감소시켜 출력하는 메모리 입력 인터페이스부(41A)와 수직동기 및 블랭킹펄스에 수직 및 수평동기신호를 발생시킴과 아울러, 라이트 및 리드클럭 주파수에 동기는 제어신호와 로우 및 콜럼 어드레스 스토리지를 발생시키고, 직렬클럭 및 데이타에 따른 데이타 클럭을 발생시켜 메모리동기를 제어하는 메모리 동기 제어부(41D)와, 상기 메모리 입력 인터페이스부(41A)의 출력을 상기 메모리 동기 제어부(41D)의 제어에 의해 순차적으로 데이타 묶음형태로 저장하는 필드 메모리부(41B)와, 상기 필드 메모리부(41B)의 출력을 상기 메모리 동기 제어부(41D)와 메모리 선택펄스에 의해 리드 타이밍을 제어하여 휘도 및 색차신호를 출력하는 메모리 출력 인터페이스부(41C)로 구성된 것을 특징으로 하는 티브이 2화면 표시장치.The memory input interface unit of claim 3, wherein the first and second field memory units 41-1 and 41-2 reduce and output a bit stream of the digital signal by a write clock frequency synchronized with a blanking signal. In addition to generating vertical and horizontal synchronization signals at 41A and vertical synchronization and blanking pulses, synchronization to write and read clock frequencies generates control signals and row and column address storage, and the data clock according to serial clock and data. A memory synchronous control section 41D for generating and controlling memory synchronization, and a field memory section 41B for sequentially storing the output of the memory input interface section 41A in a data bundle form under the control of the memory synchronous control section 41D. And the read timing of the output of the field memory unit 41B by the memory synchronization control unit 41D and a memory selection pulse to control luminance and color difference signals. A TV two-screen display device comprising a memory output interface 41C for outputting.