KR940005522B1

KR940005522B1 - 리세트 회로

Info

Publication number: KR940005522B1
Application number: KR1019910020600A
Authority: KR
Inventors: 이석근
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1994-06-20
Also published as: KR930011422A

Abstract

내용 없음.

Description

리세트 회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

본 발명은 워치독 기능이 제공되고 있는 중앙처리장치를 구비한 시스템의 리세트 회로에 관한 것으로, 특히 밧데리를 사용하지 않고 저가인 슈퍼 캐패시터로 MPU 백업시 캐패시터에 충전되어 있는 MPU전압(전위)보다 낮은 전화 라인공급 전압이 인가될때(전화 선로와 연관 있음) AC전력이 정전시에도 MPU를 리세트시켜 정상 동작 시킬수 있도록 하는 리세트 회로에 관한 것이다.

종래의 워치독 기능을 갖는 회로는 제1도와 같이 구성된다.

여기서 전원공급은 AC전원이 있을 때 다이오드(D5)를 통해 인가되며, 다이오드(D4)를 경우 캐패시터(C3)에 충전되며(5Vdc) CPU에 전압을 인가한다. 만약 AC전원 정전시 전화라인 전원을 사용하기 위해 다이오드(D6)를 통해 전화라인 전원에 연결되어 있고 제너 다이오드(ZD1)는 쇼트 루우프에서의 전압을 5.6Vdc이상 인가되지 못하도록 사용하였다.

정상 동작시는(CPU가 정상 동작중일 경우) CPU 워치독 포트에서 펄스가 출력되고, 이것이 캐패시터(C1), 다이오드(D1,D2), 캐패시터(C2), 저항(R1)을 통해 트랜지스터(Q1)을 온시키고 트랜지스터(Q2)를 오프시켜 CPU 리세트 포트를 "로우"로 유지시켜 CPU가 정상 동작할 수 있게 한다.

CPU가 비정상 동작시는 CPU의 워치독 포트에서 펄스가 출력되지 않고 캐패시터(C2)에 충전되어 있던 전압이 저항(R1) 및 (R5)로 방전되면서 트랜지스터(Q1)가 오프되고 트랜지스터(Q2)에 온되어 "하이"가 CPU 리세트에 인가되며, 곧 저항(R5)를 통해 "하이"가 궤환되어 캐패시터(C2)에 충전되면서 트랜지스터(Q1)을 온시키고 트랜지스터(Q2)를 다시 오프시켜 출력이 "로우"가 된다. 이렇게 하여 1개의 펄스가 발생되며, 이것이 CPU를 리세트시키게 된다.

그리고 외부 전원 어댑터가 없으면 CPU는 정지 모드로 전환하고 캐패시터(C3)에 전압은 아주 천천히 방전하게 된다(CPU 정지 모드 전류소모 10μA 이하). 이때 CPU는 저장된 내용을 오래 지속시키기 위해 정지 모드에 있게 되며, 워치독 펄스가 츨력되지 않더라도점 전압이 "0"V이므로 리세트 파형은 인가되지 않는다.

따라서 전화를 걸기 위해(가입자가) 오프 훅크시 전화라인 전압이 인가되나(D6를 경유) 전화선로 영향으로 캐패시터(C3)에 충전되어 있던 전압보다 1V이상 차이가 날 경우 CPU Vcc보다 CPU 리세트단의 "H" 상태가 1V이상 낮아 CPU는 위치독 펄스로 인식을 할 수 없어 리세트가 인가되지 않으므로 다이얼이 되지 않는 문제점이 있었다.

따라서 본 발명의 목적은 전화 가입자가 오프-후크시 전화라인 전류가 30mA이하인 경우 정전후(정전시) 전화를 사용하고자 할 때 CPU가 리세트되지 않아 다이얼이 되지 않는 문제를 해결하는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로서, 종래의 리세트 회로 뒷단(B)에 저항(R6)을 통해 트랜지스터(Q3)의 베이스를 연결하고, 상기 트랜지스터(Q3)의 콜렉터에 저항(R7)을 통해 저항(R8)과 트랜지스터(Q4)의 베이스를 연결하며, 상기 트랜지스터 (Q4)의 에미터에 CPU의 전원단(Vcc)을 연결한다. 여기서 CPU 리세트 파형은 스텐바이모드로서 "하이"구간(t1)을 60ms이상 유지하고 엑티브 모드(t2)를 소정 갖도록 한다.

정상 동작시는 CPU가 엑티브 모드에 있으며 전원(CPU전원)은 전원 어댑터에서 다이오드(D5) 및 (D4)를 경유 캐패시터(C3)에 충전되어 CPU 전원단(Vcc)에 인가된다. 이때 CPU 워치독 포트는 펄스가 계속 출력되고 상기 펄스가 캐패시터(C1), 다이오드(D2,D1)을 통해 캐패시터(C2)에 충전된다. 상기 캐패시터(C2)에 충전되었던 전압이 저항(R1)을 통해 트랜지스터(Q1)을 온시키며 트랜지스터(Q2)를 오프시키므로점은 "0"가 된다.

그러므로 트랜지스터(Q3)은 오프되며, 트랜지스터(Q4)도 오프되어 최종 출력점은 0V가 되어 CPU는 엑티브 모드에 계속 있게 된다. 정전등으로 인해 전원 어댑터로부터 전원을 인가 받지 못할 때 전화라인 전원은 오프-훅크시에만 전원을 공급받을 수 있고, 전원 어댑터로부터 전원인가가 안되므로 CPU의 내용을 저장하기 위해 본 회로는 정지 모드로 전환하게 된다.

만약 정지 모드로 전환하지 않으면 CPU의 내용은 약 18초 경과후 모든 내용을 클리어하게 된다.

(∵V=5V-2V=3V, C3=6800μF, CV=1T⇒T=18.5초)

I=1.1mA

정지 모드시 전류 소모는 최대(Max) 10μA이므로 최소한 T=(3V×6800μF )+10μA=34분간 CPU의 내용을 유지할 수 있다. 정전시에는점 전위가 "0"이므로 CPU 워치독 펄스와 무관하게점 전위는 "0" 되며, 트랜지스터(Q3,Q4)는 오프되어 CPU는 정지 모드를 유지하게 된다.

정지 모드에서 엑티브 모드로 전환시(반드시 리세트 펄스에 의해 모드 전환됨)점에서 전압이 인가되면 CPU의 워치독 펄스와 무관하게 저항(R4)의 셀프-바이어스에 의해 트랜지스터(Q2)가 온되며,점 전위는 약 5V(4.8Vdc)가 된다. 이것이 트랜지스터(Q3,Q4)를 온시키고 CPU 리세트 포트를 "H"를 인가하고점에서 저항(R5)의 궤환을 통해 캐패시터(C23)에 충전되고 결국 트랜지스터(Q1)도 온이 되어 트랜지스터(Q2)가 다시 오프되므로 트랜지스터(Q3,Q4)가 다시 오프된다. 이렇게 하여 1개의 펄스가 발생되어 CPU가 정지 모드에서 엑티브 모드로 전환하게 되며, 이때부터 워치독펄스가 발생되므로 상기한 정상 동작을 하게 된다.

따라서 종래 회로와 본 발명 회로의 차이점은 전원이 인가되어 캐패시터(C3)에 5V까지 충전된후 정전이 되었고, 정전된 상태에서 소비자가 전화를 사용할때에 차이점이 있다.

종래의 회로는 상기 조건에서 CPU는 정지 모드에 있으며,점 전위는 "0"이 되고 CPU 전원은 5Vdc이다. 이때 전화기를 사용하기 위해 오프 훅크하면 전화라인 전원이 다이오드(D6)로 인가되어점에 전압이 존재하나, 롱 루우프(Long Loop)시(루우프 전류가 30mA이하인곳)점 전위가 4V가 되지 않아(4V이하가 되어) CPU Va는 5V이나 리세트단의 "하이"는 4V미만이 되어 CPU가 "하이"로 인식을 하지 못하여 정지 모드에서 엑티브 모드로 전환하지 못한다. 결국 다이얼을 하지 못하게 된다.

상기 본 발명은 상기 조건에서 CPU는 정지 모드에 있고점 전위 역시 "0"V이나 오프 후크시 전화라인으로부터 인가되는 전압의점에 유기되어 트랜지스터(Q3)을 온시키고 트랜지스터(Q4)를 온시켜 결국 CPU 리세트 포트에 인가되는 전압은 CPU Vcc와 거의 유사한 전압이 인가된다. (CPU 리세트 전압=CPU Vcc전압-0.2V), 결국 CPU는 리세트를 인지하여 정상 동작하게 되는 것이다.

본 발명 회로는 종래 회로에서 CPU의 전원단(Vcc)와 리세트의 "하이"전압 레벨차에 의해 CPU 정지에서 엑티브로 전환하지 못하던 것은 트랜지스터(Q3,Q4)를 이용하여 CPU의 전원단(Vcc)과 리세트시 "하이" 전압의 차를 없애 정지 모드에서 엑티브 모드로 전환시킬 수 있게 한 것이다.

상술한 바와 같이 교환국으로부터 먼곳에 위치한(약 4.5Km이상) 가입자로 AC전원의 유무와 무관하게 전화를 사용할 수 있고, 설계측면에서 고가의 밧데리를 사용하지 않고 저가의 단순 슈퍼 캐패시터(전해 C. 즉 Miniature type)로도 밧데리를 사용한 것과 동일한 특성을 구현시킬 수 있다.

Claims

워치독 회로의 출력에 의한 리세트 신호를 발생하는 수단과, 전화라인이나 AC전원 라인 전압으로부터 상기 중앙처리장치의 전원을 공급하기 위해 충전하는 제2수단을 구비한 중앙처리장치 리세트 회로에 있어서, 상기 제1수단의 출력을 증폭하는 증폭수단과, 상기 증폭 수단의 출력을 멀리 전송토록 상기 제2수단의 공급 전원에 실어 상기 중앙처리장치의 리세트 신호를 발생하는 리세팅 수단으로 구성됨을 특징으로 하는 리세트 회로.
제1항에 있어서, 증폭 수단이 상기 제1수단의 출력단에 저항(R6)을 연결하여 트랜지스터(Q3)의 베이스를 연결함을 특징으로 하는 리세트 회로.
제1항에 있어서, 리세팅 수단이 상기 트랜지스터(Q3)의 콜렉터에 저항(R7)을 연결하고, 상기 저항(R7)으로부터 트랜지스터(Q4), 저항(R3)을 연결하고, 상기 트랜지스터(Q4)의 에미터에 상기 제2수단의 출력단이 연결되며 상기 트랜지스터(Q4)의 콜렉터에 중앙처리장치의 리세트단이 연결됨을 특징으로 하는 리세트 회로.