KR19990057914A

KR19990057914A - 지연고정루프의 차지펌핑회로

Info

Publication number: KR19990057914A
Application number: KR1019970077993A
Authority: KR
Inventors: 박근영
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 1999-07-15

Abstract

본 발명은 제어하고자 하는 지연회로의 출력이 플로팅되는 것을 방지하는 지연고정루프의 차지펌핑회로에 관한 것으로, 이를 위한 본 발명은 지연고정루프의 지연회로를 제어하기 위한 신호를 출력하는 차지펌핑회로에 있어서, 풀업드라이버 및 풀다운드라이버로 구성되어 입력신호를 풀업 및 풀다운시키는 인버팅 버퍼; 상기 인버팅 버퍼의 출력단이 풀다운될 때 상기 출력단이 접지전압 레벨까지 풀다운되지 않도록 상기 출력단의 전압을 소정량 충전시켜주는 수단을 포함하여 이루어진다.

Description

지연고정루프의 차지펌핑회로

본 발명은 동기식 메모리 장치의 출력장치에 사용되는 지연고정루프(DLL : delay locked loop)의 차지펌핑회로에 관한 것으로, 더욱 상세하게 스윙 폭이 제한된 출력 전압을 갖는 차지펌핑회로에 관한 것이다.

잘 알려진 바와 같이, 동기식(synchronous) SRAM(static random access memory) 및 동기식 DRAM(dynamic random access memory) 등과 같은 동기식 메모리 디바이스의 출력장치에는 딜레이 양의 제어를 위하여 지연고정루프(DLL : delay locked loop)를 적용하고 있다. 즉, 딜레이 값을 늘리거나 줄이기 위하여 지연고정루프를 사용하고 있다.

지연고정루프(DLL)는 입력전압을 펌핑하여 출력하는 차지펌핑회로와, 이 차지펌핑회로로 부터의 출력에 제어받아 입력되는 신호의 지연값을 결정하여 그 지연된 신호를 출력하는 지연회로를 포함한다.

도 1은 종래의 차지펌핑회로도이다. 도 1에 도시된 바와 같이, 종래의 차지 펌핑 회로는, 빠른 동작을 위하여 풀업트랜지스터(P1) 및 풀다운트랜지스터(N1)로 이루어진 인버팅 버퍼(110)와, 저항(R1)과 커패시터(C1)로 이루어진 로우패스필터(low pass filter)(120)로 구성되어, 입력신호(pump-in)를 반전 및 펌핑시켜 출력신호(pump-out)를 발생한다.

도 2는 차지펌핑회로에 제어받는 통상의 지연회로로서 지연할 입력신호(delay-in)를 다수의 직렬 연견된 인버터(210, 220, 230, 240)를 통해 지연시키는데, 차지펌핑회로로 부터의 출력신호(pump-out)를 게이트로 입력받는 전류원 트랜지스터(N1, N2, N3)에 의해 다수의 인버터중 일정 개수의 인버터가 인에이블 또는 디스에이블됨으로써 지연값이 결정된 출력(delay-out)을 발생한다.

그러나, 도 1에 도시된 종래의 차지펌핑회로는 비교적 사이클 타임(cycle time)의 변화가 없는 즉 아주 특정한 클럭 사이클에서만 사용되는 경우라면 별 문제가 없다. 특정한 클럭 사이클에서만 사용될 경우는 아예 제작시부터 알맞은 지연을 조절하고 작게 변화하는 여분의 지연양만을 차지 펌핑 회로에서 담당하여 증감시키면 되기 때문이다. 그러나, 차지 펌프 회로의 출력이 트랜지스터의 문턱전압(V_T) 이하로 떨어질 경우 돌이킬 수 없는 오동작이 발생한다.

즉, 차지펌핑회로의 출력은 도 2와 같이 지연회로를 제어하게 되는데, 문턱전압 이하의 전압이 지연회로에 가해질 경우(클럭 사이클이 길어져 지연 폭을 늘여야 할 경우) 지연회로의 인버터는 전류에 의해 제어되는 것이 아니라 전류가 전혀 흐르지 않으므로 무한대의 임피던스를 가지는 저항 소자가 되게 된다. 따라서 이러한 경우 지연회로의 입력이 출력으로 전달되지 않으므로 즉 회로 내부에 전달하려 하는 클럭이 전달되지 않으므로 소자의 오동작은 피할 길이 없다.

도 3은 차지펌핑회로의 입력신호(pump-in) 및 출력신호(pump-out)와 지연회로의 입력신호(delay-in) 및 출력신호(delay-out)에 대한 각 파형도로서, 차지펌핑회로의 출력신호(pump-out)가 거의 접지(Vss) 레벨이 되면서 지연회로의 출력신호(delay-out)가 지연된 입력신호(delay-in)를 출력하지 않고(클럭을 발생치 않고) 계속해서 '하이' 레벨을 출력하고 있음을 보여준다. 결국, 차지펌핑회로의 입력이 출력을 '로우'로만 유지시키는 경우, 거의 접지 레벨까지 떨어진 출력은 지연회로의 지연양을 조절하는 기능을 잃고 지연회로의 출력단이 플로팅되는 상태에 이르러 소자의 오동작을 유발한다. 이러한 문제점은 최근 동기식 SRAM, DRAM 등의 메모리 소자의 출력장치에 널리 쓰이고 있는 지연고정루프(DLL)회로에서 큰 단점으로 지적되고 있다.

본 발명은 자신이 제어하는 지연회로의 출력이 플로팅되는 것을 방지하는 지연고정루프의 차지펌핑회로를 제공함을 그 목적으로 한다.

도 1은 종래기술에 따른 지연고정루프의 차지펌핑회로도.

도 2는 차지펌핑회로에 제어받는 통상의 지연회로.

도 3은 종래기술의 신호 타이밍도.

도 4는 본 발명의 일실시예에 따른 차지펌핑 회로도.

도 5는 본 발명의 신호 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

410 : 인버팅 버퍼

420 : 로우패스필터

430 : 스윙폭 조절부

상기 목적을 달성하기 위하여 본 발명은 지연고정루프의 지연회로를 제어하기 위한 신호를 출력하는 차지펌핑회로에 있어서, 풀업드라이버 및 풀다운드라이버로 구성되어 입력신호를 풀업 및 풀다운시키는 인버팅 버퍼; 상기 인버팅 버퍼의 출력단이 풀다운될 때 상기 출력단이 접지전압 레벨까지 풀다운되지 않도록 상기 출력단의 전압을 소정량 충전시켜주는 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 지연고정루프의 차지펌핑회로도로서, 도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 지연고정루프의 차지펌핑회로는 풀업 PMOS트랜지스터(P1) 및 풀다운 NMOS트랜지스터(N1)로 이루어져 입력신호(pump-in)를 풀업 및 풀다운시키는 인버팅 버퍼(410)와, 저항(R1)과 커패시터(C1)로 이루어진 로우패스필터(420)를 포함하며, 또한 출력신호(pump-out)의 스윙폭을 감소시키는 스윙폭 조절부(430)를 포함한다. 스윙폭 조절부(430)는 상기 인버팅 버퍼(410)의 출력단이 '로우' 레벨로 풀다운될 때 상기 출력단이 접지레벨 까지 풀다운되지 않도록 상기 출력단의 전압을 소정량 충전시켜주는 NMOS트랜지스터(N2)와, 상기 인버팅 버퍼(410)의 출력단이 '하이' 레벨로 풀업될 때 상기 출력단이 전원전압 레벨까지 풀업되지 않도록 상기 출력단의 전압을 소정량 방전시키는 PMOS트랜지스터(P2)를 포함한다.

상기 NMOS트랜지스터(N2)는 상기 인버팅 버퍼의 출력단과 전원전압단 간에 접속되며, 게이트가 상기 전원전압단에 접속된 구성을 갖으며, PMOS트랜지스터(P2)는 상기 인버팅 버퍼의 출력단과 접지전압단 간에 접속되며, 게이트가 상기 접지전압단에 접속된 구성을 갖는다.

상기 NMOS트랜지스터(N2)는 상기 풀다운트랜지스터(N1) 보다 사이즈가 적어 출력신호(pump-out)가 '로우'레벨을 유지하되 완전히 접지레벨까지 떨어지지 않고 문턱전압 이상의 전압을 유지하도록 한다. 또한, 상기 PMOS트랜지스터(P2)는 상기 풀업트랜지스터(P1) 보다 사이즈가 적어 출력신호(pump-out)가 '하이' 레벨을 유지하되 완전히 전원전압(Vcc) 레벨까지 상승하지 않고 (Vcc-V_T) 이하의 전압을 유지하도록 한다. 결국, 상기 NMOS트랜지스터(N2) 및 PMOS트랜지스터(P2)는 출력신호(pump-out)의 전압 스윙폭을 감소시킨다. 이 스윙폭은 NMOS트랜지스터(N2) 및 PMOS트랜지스터(P2)의 크기 조정으로 조절이 가능하다.

도 5는 도 4와 같은 본 발명의 차지펌핑회로의 입력신호(pump-in) 및 출력신호(pump-out)와 지연회로의 입력신호(delay-in) 및 출력신호(delay-out)에 대한 각 파형도로서, 지연폭을 늘여야 할 경우에는 차지펌핑회로의 입력에 '하이'가 인가되고 출력은 '로우'가 되어 지연회로(도 2 참조)의 전류 공급을 방해하므로 지연폭은 늘어나는데, 종래와는 달리 차지펌핑회로의 출력신호(pump-out)가 접지(Vss) 레벨이 아닌 문턱전압 이상의 전압을 유지하므로 지연회로의 출력신호(delay-out)는 플로팅되지 않고 원하는 클럭을 발생시키게 된다. 반대로, 지연양을 줄여야 할 경우에는 차지펌핑회로의 입력에 '로우'가 인가되고 출력은 '하이'가 되어 지연회로의 전류 공급을 원활하게 해주므로 지연폭은 줄어든다.

본 실시예에서 매우 빠른 지연이 필요할 경우 PMOS트랜지스터(P2)는 제거할 수 있다. 또한 이러한 회로를 구성하려면 적은 전류 소모를 위하여 길이(length)가 긴 트랜지스터들을 사용하여야 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 동기식 메모리 장치의 출력장치에 사용되는 지연고정루프(delay locked loop)의 차지펌핑회로를 구현함에 있어, 차지펌핑회로의 출력전압이 접지레벨에서 전원전압까지 스윙하지 않고 그 내에서 제한된 폭을 가지고 스윙하도록 하므로써 차지펌핑회로가 제어하는 지연회로의 출력이 플로팅되는 것을 방지한다. 이에 의해 동기 메모리 소자의 오동작을 방지한다.

Claims

지연고정루프의 지연회로를 제어하기 위한 신호를 출력하는 차지펌핑회로에 있어서,

풀업드라이버 및 풀다운드라이버로 구성되어 입력신호를 풀업 및 풀다운시키는 인버팅 버퍼;

상기 인버팅 버퍼의 출력단이 풀다운될 때 상기 출력단이 접지전압 레벨까지 풀다운되지 않도록 상기 출력단의 전압을 소정량 충전시켜주는 수단을 포함하여 이루어진 차지펌핑회로.
제1항에 있어서,

상기 인버팅 버퍼의 출력단이 풀업될 때 상기 출력단이 전원전압 레벨까지 풀업되지 않도록 상기 출력단의 전압을 소정량 방전시키는 수단을 포함하여 이루어진 차지펌핑회로.
제1항에 있어서,

상기 충전수단은 상기 인버팅 버퍼의 출력단과 전원전압단 간에 접속되며, 게이트로 상기 전원전압을 인가받는 NMOS트랜지스터인 차지펌핑회로.
제3항에 있어서,

상기 방전수단은 상기 인버팅 버퍼의 출력단과 접지전압단 간에 접속되며, 게이트로 상기 접지전압을 인가받는 PMOS트랜지스터인 차지펌핑회로.
제4항에 있어서,

상기 풀업드라이버 및 상기 풀다운드라이버는 각각 PMOS트랜지스터 및 NMOS트랜지스터로 이루어진 차지펌핑회로.
제5항에 있어서,

상기 풀업드라이버의 PMOS트랜지스터는 상기 방전수단의 PMOS트랜지스터보다 큰 사이즈를 갖는 차지펌핑회로.
제6항에 있어서,

상기 풀다운드라이버의 NMOS트랜지스터는 상기 충전수단의 NMOS트랜지스터 보다 큰 사이즈를 갖는 차지펌핑회로.