KR940003496Y1 - Circuit for transmitting data - Google Patents

Abstract

내용 없음.No content.

Description

클락 스큐우 방지기능을 갖는 데이타 전송회로Data transmission circuit with clock skew prevention

제1도는 종래의 데이타 전송 회로도.1 is a conventional data transfer circuit diagram.

제2도는 종래 데이타 전송회로의 클락 스큐우에 의한 클락킹 오버랩 표시도.2 is a clock overlap display by clock skew of a conventional data transmission circuit.

제3도는 본 고안에 따른 클락 스큐우 방지기능을 갖는 데이타 전송회로도.3 is a data transmission circuit having a clock skew prevention function according to the present invention.

제4도는 본 고안 회로에 따른 동작 파형도.4 is an operation waveform diagram according to the present invention circuit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,10 : 트랜스미션 게이트 2 : 로직블락1,10: Transmission gate 2: Logic block

3 : 익스크루시브 오아게이트 4,5 : 인버터3: Exclusive Oagate 4,5: Inverter

6,7 : 피모오스 트랜지스터 8,9 : 엔모로스 트랜지스터6,7: PMOS transistor 8,9: EnMoros transistor

17 : 클락트 인버터17: clock inverter

본 고안은 데이타 전송회로에 관한 것으로 특히 클락 스큐우(Skew)에 의하여 발생하는 오동작을 방지하기 위한 클락 스큐우 방지기능을 갖도록 한 데이타 전송회로에 관한 것이다.The present invention relates to a data transmission circuit, and more particularly, to a data transmission circuit having a clock skew prevention function for preventing a malfunction caused by clock skew.

종래의 데이타 전송회로는 제1도에서와 같이 (CLK)에 의해 구동되는 트랜스미션게이트(1)를 통과한 입력(IN)이 로직블락(2)를 거쳐 클락바신호()에 의하여 구동되는 트랜스미션 게이트(3)를 지나 출력(OUT)으로 전달되게끔 구성된다.In the conventional data transmission circuit, as shown in FIG. 1, the input IN passing through the transmission gate 1 driven by the CLK passes through the logic block 2 and the clock bar signal ( It is configured to be delivered to the output (OUT) through the transmission gate (3) driven by the ().

상기 구성회로의 동작상태를 설명하면 다음과 갈다.The operation of the configuration circuit will be described below.

클락신호(CLK)가 "하이"상태로 '온'되면 입력(IN)은 트랜스미션 게이트(1)를 통하여 로직블락(2)에 인가되어 로직블락의 동작결과에 의한 값은 노드(node : 5)에 저장하게 된다.When the clock signal CLK is 'on' in the 'high' state, the input IN is applied to the logic block 2 through the transmission gate 1 so that the value resulting from the operation of the logic block is a node (node: 5). Will be stored in.

이때 클락신호(CLK)는 로우상태로 되고, 클락바()신호는 '하이'상태가 되어 노드(5)에 저장되었던 값은 트랜스미션 게이트(3)를 퉁하여 출력으로 전달되게 한다.At this time, the clock signal CLK goes low and the clock bar ( The signal is 'high' so that the value stored at node 5 is passed through the transmission gate 3 to the output.

그리고 다시 클락바신호()가 '로우'상태가 되어 트랜스미션 게이트(3)는 '오프'되어 차단되며 클락신호(CLK)가 다시 하이상태가 되어 입력(IN)으로부터 새로운 신호를 받아들이게 된다. 따라서 클락신호(CLK)와 클락바신호()가 반복적으로 '온' '오프'되면서 입력(IN)으로 부터 출력(OUT)으로 신호를 전달하게 된다.And again the clock bar signal ( ) Becomes 'low' and the transmission gate 3 is 'off' to be cut off, and the clock signal CLK becomes high again to receive a new signal from the input IN. Therefore, the clock signal CLK and clock bar signal ( ) Is repeatedly 'on' and 'off' to transfer the signal from the input (IN) to the output (OUT).

그런데 상기와 같은 종래회로에서는 제2도와 같이 클락바신호()의 시그날 스큐우에 의하여 클락신호(CLK)와 클락바신호()가 모두 '하이' 상태에서 오버랩(overlap)되는 경우가 발생되는데 이때 오버랩(overlap)되는 시간(△T₂)이 로직블락을 거치는 동안의 지연시간(△T₁)보다 클 경우 입력으로부터의 신호가 트랜스미션 게이트(1,3)를 통하여 직접출력으로 전달되게 되어 회로가 오동작을 하게되는 경우가 있었다.However, in the conventional circuit as described above, the clock bar signal ( The clock signal CLK and the clock bar signal ) Are all overlapped in the 'high' state, when the overlap time (△ T ₂ ) is greater than the delay time (△ T ₁ ) while going through the logic block signal from the input Is transmitted to the direct output through the transmission gates (1, 3), causing the circuit to malfunction.

본 고안은 이러한 단점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.The present invention has been devised to solve these disadvantages and will be described in detail with reference to the accompanying drawings.

즉 본 고안은 클락스큐우에 의한 오동작을 방지하기 위하여 클락스큐우에 의한 클락 클락오버랩을 인식하도록 한 것으로 기존회로의 로직블락(2)과 트랜스미션 게이트(10) 사이에 인버터(5)와 피. 엔 모오스 트랜지스터(6,7,8,9)로 구성된 클락드(clocked) 인버터(17)를 연결시켜 놓고 클락신호(CLK)와 클락바신호()를 익스크루시브 오아게이트(3)를 통하여 입력시킨후 그 출력(노드 12)은 엔모오스 트랜지스터(9)로 연결시키는 동시에 인버터(4)를 통하여 반전된 출력(노드 14)을 피모오스트랜지스터(6)에 연결되는 구성이다.That is, the present invention is designed to recognize the clock clock overlap due to the clock skew in order to prevent the malfunction due to the clock skew. The inverter 5 and the P. The clocked inverter 17 including the transistors 6, 7, 8, and 9 is connected, and the clock signal CLK and the clock bar signal ( ) Is inputted through the exclusive oragate 3 and its output (node 12) is connected to the NMOS transistor 9, and the inverted output (node 14) is inverted through the inverter 4 (Phymo transistor) 6) is connected to the configuration.

이를 좀더 상세히 설명하면, 클락신호(CLK)는 익스크루시브 오아게이트(3)의 한측입력으로 인가되는 동시에 트랜스미션 게이트(1)를 동작시켜 입력(IN)을 로직블락(2)으로 인가하고 클락바신호()는 익스크루시브 오아게이트(3)의 다른 한측 입력으로 인가되는 동시에 트랜스미션게이트(10)를 구동시켜 출력을 얻어내고 익스크루시브 오아게이트(3)의 출력(노드 12)은 엔모오스 트랜지스터(9)의 게이트로 인가되는 동시에 인버터(4)를 거쳐 피모오스 트랜지스터(6)의 게이트로 인가되고 로직블락(2)의 출력(노드 11)은 인버터(5)를 거쳐 피모오스 트랜지스터(7)의 게이트와 엔모오스 트랜지스터(8)의 접속단 출력(노드 15)은 트랜스미션 게이트(10)를 거쳐 출력(OUT)으로 연결되는 구성이다.In more detail, the clock signal CLK is applied to one side input of the exclusive oragate 3 and simultaneously operates the transmission gate 1 to apply the input IN to the logic block 2 and to the clock bar. signal( ) Is applied to the other side input of the exclusive oar gate 3 and simultaneously drives the transmission gate 10 to obtain an output, and the output of the exclusive oar gate 3 (node 12) is the NMOS transistor 9 Is applied to the gate of the PMOS transistor 6 via the inverter 4 and the output of the logic block 2 (node 11) is passed through the inverter 5 to the gate of the PMOS transistor 7. The connection end output (node 15) of the NMOS transistor 8 is connected to the output OUT via the transmission gate 10.

상기 구성회로의 동작상태를 상세히 설명하면 다음과 같다.The operation state of the configuration circuit will be described in detail as follows.

클락신호(CLK)와 클락바신호()가 하이상태로 오버랩(overlap)이 될 경우 익스크루시브 오아게이트(3)의 출력(노드 12)은 '로우'상태가 된다. 이때 인버터(4)를 통하여 반전된 '하이'신호(노드 14)가 피모오스 트랜지스터(6)의 게이트에 인가되고 익스크루시브 오아게이트(3)의 출력인 '로우'신호는 앤 모오스 트랜지스터(9)의 게이트에 인가되므로 두 트랜지스터(6,9)는 모두 '오프' 상태가 된다.Clock Signal (CLK) and Clock Bar Signal ( Is overlapped to the high state, the output of the exclusive oragate 3 (node 12) becomes the 'low' state. At this time, the 'high' signal (node 14) inverted through the inverter 4 is applied to the gate of the PMOS transistor 6, and the 'low' signal, which is the output of the exclusive oar gate 3, is the N-MOS transistor 9 Is applied to the gate of both transistors (6, 9) both 'off' state.

따라서 트랜스미션 게이트(1)와 로직블락(2)을 통하여 전달된 신호는 트랜스미션 게이트(10)에 전달되기 전에 피.엔 모오스 트랜지스터(6~9)로 구성된 클락트(clocked)인버터(17)에 의하여 차단되게 된다. 그러므로 클락신호가 '하이'인 상태에서 클락바신호()도 '하이'상태가 된다고 하더라도 입력신호(IN)는 출력(OUT)으로 전달되지 못한다.Therefore, the signal transmitted through the transmission gate 1 and the logic block 2 is driven by a clocked inverter 17 composed of P.N.MOS transistors 6 to 9 before being transmitted to the transmission gate 10. Will be blocked. Therefore, when the clock signal is 'high', the clock bar signal ( ) Is also in the 'high' state, the input signal IN is not transmitted to the output (OUT).

이때 (클락신호(CLK)는 '하이'상태) 클락바신호()가 '로우'상태로 떨어지면 익스크루시브 오아게이트(3)의 출력(12)은 '하이' 상태로 되고 이 '하이' 신호는 엔모오스 트랜지스터(9)의 게이트로 인가되는 동시에 인버터(4)를 거쳐 '로우'로 반전되고 반전된 신호(14)는 피-모오스 트랜지스터(6)의 게이트로 인가되므로 클락트 인버터(17)은 '온'사태가 되어 로직블락(2)의 출력신호(11)는 인버터(5)를 거쳐 반전되어(노드 13의 신호) 피.엔모오스 트랜지스터(7,8)를 통해 노드 15로 전달되어 유지되다가 클락신호(CLK)는 '로우'로 되고 클락바신호()가 '하이'상태가 되면 노드 15에 유지된 신호는 트랜스미션 게이트(10)를 통하여 출력(OUT)으로 전달된다. 따락서 본 고안은 클락스큐우에 의하여 두개의 반전된 클락신호가 동시에 '온'될 경우 이것을 감지하여 신호의 전달을 차단시켜 회로가 오동작하는 것을 방지하는 효과가 있다.At this time, the clock bar signal (CLK is 'high' state) ) Drops to the 'low' state, the output 12 of the exclusive oragate 3 goes to the 'high' state and this 'high' signal is applied to the gate of the NMOS transistor 9 and at the same time the inverter 4 The signal 14 is inverted to 'low' and is inverted through the gate of the P-MOS transistor 6, so that the clock inverter 17 is 'on' and the output signal 11 of the logic block 2 is generated. ) Is inverted through the inverter 5 (signal of node 13) and is transmitted to and maintained at node 15 through P. n-MOS transistors 7, 8, and the clock signal CLK becomes 'low' and the clock bar signal ( ) Becomes a 'high' state, the signal held at node 15 is transmitted to the output OUT through the transmission gate (10). Therefore, the present invention has an effect of preventing a circuit from malfunctioning by detecting a signal when two inverted clock signals are simultaneously 'on' by the clock skew.

Claims (1)

클락신호(CLK)에 의해 동작하여 입력(IN)을 로직블락(2)으로 전달하는 트랜스미션 게이트(1)와, 로직블락(2)의 출력을 반전시켜 피.엔모오스 트랜지스터(7,8)를 통해 트랜스미션 게이트(10)로 인가하는 인버터(5)와, 클락바신호()에 의해 동작하여 출력을 얻어내는 트랜스미션 게이트(10)와, 클락신호(CLK)와 클락바신호()를 입력하여 배타적 논리합하는 익스크루시브 오아게이트(3)와, 상기 익스클루시브 오아게이트(3)의 출력을 반전시키는 인버터(4)와, 피.엔모오스 트랜지스터(6~9)로 구성되며 클락신호(CLK)와 클락바신호()가 동시에 하이가 될때 로직블락(2)과 인버터(5)를 거친 입력을 차단하여 출력되지 않도록 하는 클락트 인버터(17)를 포함하여 구성된 것을 특징으로 하는 클락스큐우 방지기능을 갖는 데이타 전송회로.The transmission gate 1, which is operated by the clock signal CLK and transfers the input IN to the logic block 2, and the output of the logic block 2 are inverted so that the P. enMOS transistors 7, 8 are inverted. The inverter 5 and the clock bar signal applied to the transmission gate 10 through The transmission gate 10 which operates by the control panel 10 and obtains an output, the clock signal CLK and the clock bar signal ( Exclusive ora gate (3) to the exclusive logical OR by inputting a), an inverter (4) for inverting the output of the exclusive oragate (3), P. NMOS transistors (6 to 9) Clock Signal (CLK) and Clock Bar Signal ( ) Is a data transmission circuit having a clock skew prevention function, characterized in that it comprises a clock inverter (17) to block the input through the logic block (2) and the inverter (5) when the high goes at the same time .