KR940003319B1 - Interface method and system between pc and cd-rom drive - Google Patents
Interface method and system between pc and cd-rom drive Download PDFInfo
- Publication number
- KR940003319B1 KR940003319B1 KR1019910017696A KR910017696A KR940003319B1 KR 940003319 B1 KR940003319 B1 KR 940003319B1 KR 1019910017696 A KR1019910017696 A KR 1019910017696A KR 910017696 A KR910017696 A KR 910017696A KR 940003319 B1 KR940003319 B1 KR 940003319B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- target
- data
- output
- host
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Abstract
Description
제1도는 종래 피씨/씨디-롬 드라이브간의 인터페이스 동작 흐름도.1 is a flowchart illustrating an operation of a conventional PC / CD-ROM drive.
제2도는 본 발명에 따른 피씨/씨디-롬 드라이브의 인터페이스 시스템 구성도.2 is a configuration diagram of an interface system of a PC / CD-ROM drive according to the present invention.
제3도는 제2도에 따른 인터페이스신호 상태를 보인 설명도.3 is an explanatory diagram showing an interface signal state according to FIG.
제4도는 제2도에 따른 인터페이스부의 상세 구성도.4 is a detailed configuration diagram of an interface unit according to FIG. 2.
제5도는 본 발명에 따른 피씨/씨디-롬 드라이브간의 인터페이스 동작 흐름도.5 is a flowchart illustrating an interface between a PC / CD-ROM drive according to the present invention.
제6도는 제4도의 버스단계별 상태를 보인 설명도.6 is an explanatory diagram showing the state of each bus stage of FIG.
제7도는 제4도에 따른 명령데이타 포멧 구성도.7 is a configuration diagram of command data format according to FIG.
제8도는 제4도에 따른 상태 데이타 포멧 구성도.8 is a configuration diagram of the state data format according to FIG.
제9a도 내지 제9g도는 제4도에 따른 타켓 선택단계의 각 신호 타이밍도.9A to 9G are signal timing diagrams of the target selection step according to FIG.
제10a도 내지 제10j도는 제4도에 따른 명령단계의 각 신호 타이밍도.10A to 10J are signal timing diagrams of command steps according to FIG. 4;
제11a도 내지 제11i도는 제4도에 따른 재선택단계의 각 신호 타이밍도.11A to 11I are respective signal timing diagrams of the reselection step according to FIG.
제12a도 내지 제12i도는 제4도에 따른 데이타 단계의 각 신호 타이밍도.12A-12I are respective signal timing diagrams of the data steps according to FIG.
제13a도 내지 제13l도는 제4도에 따른 상태 데이타 단계의 각 신호 타이밍도.13A to 13L are respective signal timing diagrams of the state data step according to FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 타켓 11∼N : 씨디-롬 드라이브10: Target 11-N: CD-ROM drive
20 : 호스트 21-1∼21-n : 입출력확장슬롯20: host 21-1 to 21-n: I / O expansion slot
22 : 피씨중앙처리장치 23 : 직접메모리 억세스 콘트롤러22: central processing unit 23: direct memory access controller
24 : 인터럽트 콘트롤러 100 : 인터페이스부24: interrupt controller 100: interface unit
101 : 입출력확장 디바이스 102 : 타켓데이타 송수신부101: I / O expansion device 102: Target data transceiver
102-1 : 양방향버퍼 103 : 타켓식별부102-1: Bidirectional buffer 103: Target identification unit
103-1 : 래치 103-2 : 식별데이타 비교기103-1: Latch 103-2: Identification data comparator
104 : 콘트롤신호 드라이브 버퍼 105 : 콘트롤신호 전송부104: control signal drive buffer 105: control signal transmission unit
106 : 인터럽트요구신호발생부 107 : 인터페이스 선택부106: interrupt request signal generator 107: interface selector
108 : 데이타 수신제어부 108-1 : 데이타 드라이브 버퍼108: data receiving controller 108-1: data drive buffer
SW1∼SW4 : 딥스위치SW1 to SW4: Dip Switch
본 발명은 개인용 컴퓨터(이하 피씨, PC)와 그 주변장치와의 인터페이스에 관한 것으로, 특히 다수의 씨디-롬 드라이브(CD-ROM Drive)를 한대의 피씨에 연결되었을 경우에 피씨의 인터페이스 동작 시간을 효율적으로 관리하여 시스템의 고속운용에 적합하게 하는 피씨/씨디-롬 드라이브의 인터페이스 방법 및 그 시스템에 관한 것이다.The present invention relates to an interface between a personal computer (PC) and a peripheral device thereof. In particular, when a plurality of CD-ROM drives are connected to one PC, The present invention relates to a method of interfacing a PC / CD-ROM drive, which is efficiently managed to be suitable for high speed operation of the system, and a system thereof.
일반적으로, 피씨와 씨디-롬 드라이브와의 인터페이스 방식에는 크게 두가지로 나눌수 있는데, 그 첫번째 방식으로 소형컴퓨터 시스템의 인터페이스를 위한 표준방식이 있다. 그 표준방식은, 호환성과 다양한 기능등을 장점으로 널리 사용되고 있다.In general, there are two main types of interface between PCs and CD-ROM drives, the first of which is the standard method for interfacing small computer systems. The standard method is widely used for its advantages such as compatibility and various functions.
두번째 방식으로는, 호스트 컴퓨터의 내부구조 및 기능에 맞게 인터페이스 방식 및 그 회로를 구성한 것으로, 이는 호스트 컴퓨터로 사용되는 피씨의 기능과 성능을 고려한 최적설계가 가능하고, 가격이 저렴하다는 장점이 있다.In the second method, the interface method and the circuit are configured according to the internal structure and function of the host computer, which has the advantage of being able to design optimally in consideration of the functions and performances of the PC used as the host computer, and at a low cost.
이와 같은 두번째 방식에 의한 종래 피씨와 씨디-롬 드라이브와의 인터페이스 방식은, 제1도에 도시된 바와 같이 호스트 컴퓨터인 피씨와 씨디-롬 드라이브가 인터페이스 버스를 통해 연결되어 사용되는 경우에 있어서, 피씨가 버스프리(Bus Free)상태(S1)에서 통신을 원하는 타켓 씨디-롬 드라이브를 선택한다(S2). 이후, 그 피씨가 타켓으로 선택된 씨디-롬 드라이브에 정보 데이타 및 그 타켓의 상태 데이타를 전송하라는 제어명령을 한다(S3). 이에 따라 타켓으로 선택된 씨디-롬 드라이브에서는 호스트 피씨측에 전송할 정보 데이타 및 상태 데이타가 준비되고, 전송할 데이타의 준비가 완료되면, 그 타켓으로부터 호스트 피씨측에 정보 데이타 전송(S4) 및 상태 데이타 전송(S5)이 이루어진다. 이후, 타켓측으로부터 호스트 피씨측에 데이타 전송이 모두 완료되면, 그 호스트 피씨가 상기 타켓과 연결된 버스를 프리상태(S1)로 만들고, 그 호스트 피씨(PC)가 다른 일을 수행하게 된다.The conventional method of interface between the PC and the CD-ROM drive according to the second method is a case where the PC and the CD-ROM drive, which are host computers, are connected and used through an interface bus as shown in FIG. The target CD-ROM drive to be communicated is selected in the bus free state (S1) (S2). Thereafter, the PC issues a control command to transmit the information data and the status data of the target to the CD-ROM drive selected as the target (S3). Accordingly, in the CD-ROM drive selected as the target, the information data and the state data to be transmitted to the host PC are prepared. When the preparation of the data to be transmitted is completed, the information data transfer (S4) and the state data transfer (from the target to the host PC) are completed. S5) is made. Then, when all data transmission from the target side to the host PC side is completed, the host PC makes the bus connected to the target in a free state S1, and the host PC PC performs another task.
그러나, 상기 첫번째 방식인 표준방식은 호스트 컴퓨터로 사용되는 피씨의 내부기능 및 성능이 고려되지 않고 표준 방식으로 설계되어 있다. 그렇기 때문에 다양한 주변장치들의 기능들을 각각 활용할 수 있도록 설계된 피씨 일지라도 상기 표준방식에 의한 인터페이스를 수행하게 되며, 각각의 주변장치에 알맞는 전송 속도나 기타 다른 기능들을 충분히 활용하지 못하고 표준방식에 의거해서만 인터페이스가 이루어진다. 즉, 피씨의 기능중 많은 기능들이 사용되지 못하게 되는 경우가 생겨 오버스펙(over spec)될 수 있고, 인터페이스 하드웨어 및 소프트웨어의 가격이 고가인 단점이 있다.However, the first method, the standard method, is designed in a standard method without considering the internal functions and performance of the PC used as the host computer. Therefore, even the PC designed to use the functions of the various peripheral devices will perform the interface according to the standard method, and will not be able to fully utilize the transmission speed or other functions appropriate to each peripheral device, The interface is made. In other words, many of the functions of the PC may become unusable and may be over-specified, and the price of the interface hardware and software is expensive.
또한, 상기 두번째 방식은, 여러 종류의 피씨를 각각의 기종에 적합하게 인터페이스 하드웨어 및 소프트 웨어를 구성하게 되므로, 다른 기종과의 호환성이 없다는 가장 큰 단점이 있다. 또, 호스트 피씨가 타켓인 씨디-롬 드라이브를 선택하여 명령 전달후, 그 타켓으로부터 정보 데이타 및 상태 데이타를 모두 전송받을 때까지 호스트 피씨는 다른 일은 수행하지 못하고 기다리게 된다. 그런데, 씨디-롬 드라이브는 하드 디스크 드라이브(HDD)등에 다른 기록 메디아(Media)보다 억세스 시간이 늦기 때문에(즉, HDD는 수십msec, CD-ROM은 500∼900msec) 그 씨디-롬 드라이브가 호스트측에 전송할 데이타를 마련하는 시간이 오래 걸려 인터페이스 시간이 길어지는 문제점이 있다. 또, 호스트 피씨와 어느 하나의 주변장치가 인터페이스 버스를 사용하고 있을 경우에 다른 주변장치들은 호스트측과 아무런 통신을 할 수 없어서 인터페이스가 효율적이지 못한 문제점이 있다.In addition, the second method, the configuration of the interface hardware and software suitable for each type of several types of PCs, there is the biggest disadvantage that there is no compatibility with other models. Also, after the host PC selects a target CD-ROM drive and transmits a command, the host PC waits without performing other tasks until both the information data and the state data are transmitted from the target. By the way, since a CD-ROM drive has a slower access time than other recording media such as a hard disk drive (HDD) (that is, several tens of msec for an HDD and 500 to 900 msec for a CD-ROM), the CD-ROM drive has a host side. It takes a long time to prepare data to be transferred to the network, which leads to a long interface time. In addition, when the host PC and any one peripheral device uses the interface bus, the other peripheral devices may not communicate with the host side, and thus the interface is not efficient.
본 발명의 목적은 타켓에서 전송할 데이타를 준비하는 동안 호스트 피씨가 다른 일을 수행할 수 있게 하여 인터페이스 효율을 향상시킨 피씨/씨디-롬 드라이브의 인터페이스 방법 및 그 시스템을 제공하기 위한 것이다.An object of the present invention is to provide an interface method and a system of a PC / CD-ROM drive which improves interface efficiency by allowing a host PC to perform other tasks while preparing data to be transmitted from a target.
본 발명의 다른 목적은, 한대의 피씨에 연결되는 주변장치에 각각 식별데이타를 부여하고, 그 식별데이타에 따라 선택할 수 있게 함으로써, 다수의 주변장치를 동시에 연결사용할 수 있게 한 피씨/씨디-롬 드라이브의 인터페이스 방법 및 그 시스템을 제공하기 위한 것이다.Another object of the present invention is to provide a PC / CD-ROM drive that allows a plurality of peripheral devices to be connected and used simultaneously by assigning identification data to each peripheral device connected to one PC and selecting the data according to the identification data. To provide an interface method and a system thereof.
본 발명의 또다른 목적은, 피씨와 그 주변장치들간의 인터페이스를 실현시키기 위한 하드웨어를 간단한 로직회로로서 구성하고, 최소의 신호들을 이용하여 인터페이스를 제어할 수 있게 할 수 있게 한 피씨/씨디-롬 드라이브의 인터페이스 방법 및 그 시스템을 제공하기 위한 것이다.It is yet another object of the present invention to configure a hardware for realizing an interface between a PC and its peripherals as a simple logic circuit, and to enable the PC / CD-ROM to be able to control the interface with a minimum of signals. To provide a drive interface method and a system thereof.
이와 같은 목적을 달성시키기 위한 본 발명 피씨/씨디-롬 드라이브의 인터페이스 방법은, 인터페이스 동작이 없는 버스프리단계(Bus Free Phase)(S11)에서 호스트가 타켓을 선택하는 타켓선택단계(S12)와, 타켓 선택 이후 호스트가 타켓이 수행해야 할 명령을 내리는 명령단계(S13)와, 상기 호스트의 명령 데이타중 디스콘넥트 명령이 있으면, 그 타켓이 상기 호스트에 디스콘넥트 상태 데이타를 전송한 후, 그 타켓이 호스트의 명령에 따른 전송데이타를 준비하는 동안 호스트 피씨가 다른 일을 수행할 수 있게 그 타켓과 상기 호스트가 연결된 인터페이스 버스를 프리상태로 만드는 버스프리단계(S18)와, 그 버스프리단계(S18)에서 타켓이 전송데이타를 준비완료했음을 호스트에 알려 호스트가 그 타켓이 재선택되게 하는 재선택단계(S19), 그 재선택단계(S19)에서 재선택되었거나, 또는 상기 명령단계(S13)에서 디스콘넥트 명령이 없는 경우, 상기 호스트의 명령에 따라 준비된 타켓의 데이타를 호스트에 전송하는 데이타 전송단계(S15) 및 타켓의 상태 데이타 전송단계(S16)로 이루어진다.In order to achieve the above object, the PC / CD-ROM interface method of the present invention includes a target selection step (S12) in which a host selects a target in a bus free phase (S11) without an interface operation, and After the target selection, if the host issues a command to be executed by the target (S13), and if there is a disconnect command among the command data of the host, the target transmits disconnected status data to the host. A bus free step (S18) of freeing the target and the interface bus connected to the host so that the host PC can perform other tasks while the target prepares the transmission data according to the command of the host, and the bus free step ( In step S18, the host informs the host that the target is ready for the transmission data and causes the host to reselect the target (S19), and the reselection step (S19). If it is selected or if there is no disconnect command in the command step (S13), the data transmission step (S15) and the status data transmission step (S16) of transmitting the target data prepared according to the command of the host to the host. Is done.
또, 상기와 같은 목적을 달성시키기 위한 본 발명 피씨/씨디-롬 드라이브의 인터페이스 시스템은, 호스트 피씨와 타켓 간의 제어신호도를 각각 조건에 맞는 제어신호로 발생시켜 상호 인터페이스 시켜줌과 아울러 호스트 피씨에서 타켓측에 전송되는 데이타들을 인터페이스 시켜주는 프로그래머블(Programmable) 입/출력(I/O) 확장디바이스와, 상기 타켓의 입출력요구신호(I/O)와, 상기 호스트 피씨의 제어신호에 따른 상기 프로그래머블 입/출력 확장디바이스의 타켓 선택신호(/SEL)와의 논리합에 의해 데이타 전송방향이 선택되어 상기 타켓의 데이타를 상기 호스트 피씨측에 전송하거나, 상기 프로그래머블 입/출력 확장디바이스의 데이타를 상기 타켓측에 전송하는 타켓데이타 송/수신부와, 상기 프로그래머블 입출력 확장디바이스를 통해 전송되는 타켓 식별데이타와 상기 타켓 자신의 식별데이타를 비교하여 재선택 제어신호를 발생시키는 타켓식별부와 상기 타켓에 입출력되는 제어신호(/SEL, /ACK), (D/D, I/O, /BSY, /REQ)들을 드라이브 시켜주는 콘트롤신호 드라이브 버퍼와, 상기 타켓측의 명령요구신호(C/D), 입출력요구신호(I/O), 통신중신호(/BSY)를 상기 프로그래머블 입/출력 확장디바이스에 직접 전송함과 아울러 그 프로그래머블 입/출력 확장 디바이스의 타켓선택신호(SEL)를 반전시켜 상기 타켓측에 전송하고, 상기 프로그래머블 입/출력 확장 디바이스의 입력버퍼풀신호(IBF), 출력버퍼풀신호(/OBF), 스트로브신호(/STB) 및 상기 호스트 피씨의 데이타 인지신호(/DACK)에 따라 인지신호(/ACKA), (/ACK)를 발생시켜 각각 상기 프로그래머블 입/출력 확장 디바이스와 상기 타켓에 인가시켜주는 콘트롤신호 전송부와, 상기 타켓의 인터페이스 요구신호(/REQ) 및 상기 프로그래머블 입/출력 확장 디바이스의 직접 메모리 억세스(/DMA)신호에 따라 상기 호스트 피씨측에 상기 타켓이 재선택되었음을 알리는 인터럽트요구신호(IRQ)를 발생함과 아울러 상기 호스트 피씨에서 상기 프로그래머블 입/출력 확장 디바이스에 인가되는 쓰기신호(/WR), 칩선택신호(/CS) 및 리세트신호(RESET)에 따라 상기 인터럽트요구신호(IRQ)의 해제를 제어하는 인터럽트요구신호발생부와, 사용자에 의해 제어되는 딥스위치(SW1)의 세팅에 따른 어드레스와 상기 호스트 피씨의 어드레스를 비교하여 같을때 상기 프로그래머블 입/출력 확장 디바이스에 칩선택신호(/CS)를 출력하는 어드레스 비교부와, 상기 프로그래머블 입/출력 확장 디바이스의 직접 메모리 억세스신호(/DMA)와 상기 타켓의 인터페이스 요구신호(/REQ)에 따라 상기 호스트 피씨측에 데이타 송신요구신호(DRQ)를 발생함과 아울러 그 호스트 피씨측의 데이타인지신호(/DACK) 및 사이 직접 메모리 억세스신호(/DMA)에 따라 상기 데이타 전송부를 통해 상기 타켓측에서 상기 호스트 피씨측에 전송되는 데이타를 드라이브 시켜 상기 호스트 피씨에 입력시키는 데이타 수신제어부와, 호스트 피씨에 인가되는 데이타 요구신호(DRQ) 및 그 호스트 피씨에서 출력되는 데이타인지신호(/DACK)의 호스트 피씨내에서의 직접 메모리 억세스 채널을 선택하고, 그 호스트 피씨에 인가되는 인터럽트 요구신호(IRQ)의 호스트 피씨내에서의 레벨을 선택하는 선택스위치(SW2), (SW3), (SW4)로 구성된다.In addition, the interface system of the PC / CD-ROM drive of the present invention for achieving the above object generates a control signal diagram between the host PC and the target as a control signal suitable for each condition and mutually interface with the target PC. A programmable input / output (I / O) expansion device for interfacing data transmitted to the side, the input / output request signal (I / O) of the target, and the programmable input / output according to the control signal of the host PC The data transfer direction is selected by a logical sum with the target selection signal (/ SEL) of the output extension device to transfer the data of the target to the host PC or to transfer the data of the programmable input / output extension device to the target side. Target type transmitted through the target data transmission / reception unit and the programmable input / output expansion device. The target identification unit for generating a reselection control signal by comparing the star data with the identification data of the target and the control signals (/ SEL, / ACK) input / output to the target, (D / D, I / O, / BSY, The control signal drive buffer which drives / REQ, the command request signal (C / D), the input / output request signal (I / O), and the communication signal (/ BSY) on the target side. And the target selection signal SEL of the programmable input / output expansion device is inverted and transmitted to the target side, and the input buffer pool signal (IBF) and output buffer pool signal of the programmable input / output expansion device (/ OBF), the strobe signal (/ STB) and the acknowledgment signal (/ ACK A ), (/ ACK) in accordance with the data recognition signal (/ DACK) of the host PC to generate the programmable input / output expansion device and the Control signal transmission unit applied to the target, Generates an interrupt request signal (IRQ) indicating that the target has been reselected to the host PC according to an interface request signal (/ REQ) of the target and a direct memory access (/ DMA) signal of the programmable input / output expansion device. And controlling the release of the interrupt request signal IRQ according to a write signal / WR, a chip select signal / CS, and a reset signal RESET applied by the host PC to the programmable input / output expansion device. A chip select signal (/ CS) is provided to the programmable input / output expansion device when the interrupt request signal generation unit and the address according to the setting of the dip switch SW1 controlled by the user are compared with the address of the host PC. An output address comparison unit, a direct memory access signal (/ DMA) of the programmable input / output expansion device, and an interface request signal of the target; A data transmission request signal DRQ is generated on the host PC side according to (/ REQ), and the data transmission is performed according to the data acknowledgment signal (/ DACK) and the direct memory access signal (/ DMA) between the host PC side. A data reception control unit which drives data transmitted from the target side to the host PC side and inputs the data to the host PC, a data request signal DRQ applied to the host PC, and a data recognition signal outputted from the host PC. Select switches (SW2), (SW3), and (SW3) for selecting the direct memory access channel in the host PC of the < RTI ID = 0.0 > (DACK) < / RTI > SW4).
이와 같이 구성된 본 발명에 의하면, 호스트 피씨의 입/출력 확장 슬롯에 인터페이스 하드웨어를 구비시키고, 그 호스트 피씨와 다수의 씨디-롬 드라이브를 상기 인터페이스 하드웨어를 통해 단일 인터페이스 버스로 연결시킨다.According to the present invention configured as described above, interface hardware is provided in an input / output expansion slot of a host PC, and the host PC and a plurality of CD-ROM drives are connected to the single interface bus through the interface hardware.
이와 같이 연결된 상태에서 상기 호스트 피씨가 통신을 원하는 씨디-롬 드라이브의 식별데이타를 전송하여 통신을 원하는 씨디-롬 드라이브를 타켓으로 선택하게 된다. 타켓 선택이 완료되면, 상기 호스트 피씨에서 상기 타켓측에 그 타켓이 수행해야할 명령데이타를 전송한다. 이때 상기 호스트 피씨가 상기 명령데이타 속에 디스 콘넥트 허용신호를 타켓에 보내게 되면, 그 타켓은 디스 콘넥트 상태 데이타를 상기 호스트 피씨에 전송하고, 인터페이스 버스를 프리상태로 만든다. 이에 따라 상기 호스트 피씨는 그 타켓의 식별데이타를 상기 인터페이스 하드웨어에 래치시켜 두고, 다른 일을 수행하게 된다. 이때 상기 타켓은 상기 호스트 피씨의 명령데이타에 의거하여 명령수행을 하고, 그에 따른 전송데이타를 준비하게 된다.In this connection, the host PC transmits identification data of the CD-ROM drive to be communicated with and selects the CD-ROM drive to be communicated with as a target. When the target selection is completed, the host PC transmits command data to be executed by the target to the target side. At this time, if the host PC sends a disconnect connection allowance signal to the target in the command data, the target transmits disconnect status data to the host PC, and makes an interface bus free. As a result, the host PC latches the identification data of the target in the interface hardware and performs other tasks. At this time, the target performs the command based on the command data of the host PC, and prepares the transmission data accordingly.
이어서, 상기 타켓이 전송할 데이타를 모두 준비하게 되면, 인터페이스 버스 프리상태에서 상기 인터페이스 하드웨어를 통해 상기 호스트 피씨에 재선택 인터럽트신호를 인가시킨다. 이에 따라 상기 호스트 피씨는 재선택 인터럽트신호에 의해 상기 타켓을 다시 선택하여 그 타켓으로부터 준비된 데이타를 모두 전송받은후 해당 타켓과의 인터페이스 버스를 프리상태로 만들어 해당 타켓과의 인터페이스를 종료한다.Subsequently, when the target prepares all the data to be transmitted, a reselection interrupt signal is applied to the host PC through the interface hardware in an interface bus free state. Accordingly, the host PC selects the target again by the reselection interrupt signal, receives all prepared data from the target, and makes the interface bus with the target free and terminates the interface with the target.
따라서, 호스트 피씨가 타켓을 선택한후, 그 타켓이 명령수행에 따른 데이타를 준비하는 동안에 상기 호스트 피씨가 다른일을 수행할 수 있게 되어 인터페이스를 효율적으로 실현시킬 수 있게 된다.Therefore, after the host PC selects a target, the host PC can perform other tasks while the target prepares data according to the command execution, so that the interface can be efficiently realized.
제2도는 본 발명에 따른 피씨와 씨디-롬 드라이브의 인터페이스 시스템 블록도이고, 제3도는 본 발명에 따른 피씨와 씨디-롬 드라이브의 인터페이스 신호 상태를 보인 설명도로서, 이에 도시한 바와 같이 본 발명에 의한 인터페이스부(100)는, 호스트 피씨(20)의 다수의 입/출력 확장 슬롯(22-1∼22-N)중 어느 하나에 장착되고, 다수의 씨디-롬 드라이브(11∼N)가 병렬 연결된 타켓 장치(10)와 단일 인터페이스 버스를 통해 연결되어 상기 호스트 피씨(20)와 상기 타켓(10)간에 인터페이스를 실현시키도록 구성된다.FIG. 2 is a block diagram of an interface system of a PC and a CD-ROM drive according to the present invention, and FIG. 3 is an explanatory diagram showing an interface signal state of the PC and CD-ROM drive according to the present invention. The interface unit 100 is mounted on any one of the plurality of input / output expansion slots 22-1 to 22-N of the host PC 20, and the plurality of CD-ROM drives 11 to N are provided. The target device 10 connected in parallel and via a single interface bus is configured to realize an interface between the host PC 20 and the target 10.
여기서, 상기 호스트 피씨(20)는, 피씨 중앙처리장치(21)와, 직접 메모리 억세스(DMA) 콘트롤러(23)와, 인터럽트 콘트롤러(24) 및 다수의 입/출력 확장 슬롯(22-1∼22-N)이 구비된 피씨이다.Here, the host PC 20 includes a PC central processing unit 21, a direct memory access (DMA) controller 23, an interrupt controller 24, and a plurality of input / output expansion slots 22-1 to 22. -N) is PC.
또, 제3도에 도시된 바와 같이 상기 타켓(10)과 상기 호스트 피씨(20)간에는 상기 인터페이스부(100)를 통해 각 데이타들과 각종 제어신호들을 서로 인터페이스 한다. 즉, 상기 호스트 피씨(20)측에서 타켓 식별 데이타(ID), 명령데이타, 타켓선택신호(/SEL) 및 데이타 수신 인지신호(/ACK)를 상기 인터페이스부(100)를 통해 상기 타켓(10)측에 전송하고, 그 타켓(10)은 명령데이타 요구신호(C/D), 입출력요구신호(I/O), 데이타요구신호(/REQ), 통신중신호(/BSY) 및 상태 데이타 및 정보 데이타를 상기 인터페이스부(100)를 통해 상기 호스트 피씨(20)측에 전송하게 된다.In addition, as shown in FIG. 3, the data and various control signals are interfaced between the target 10 and the host PC 20 through the interface unit 100. That is, the target 10 transmits the target identification data ID, the command data, the target selection signal / SEL, and the data reception acknowledgment signal / ACK on the host PC 20 through the interface unit 100. The target 10 transmits a command data request signal (C / D), an input / output request signal (I / O), a data request signal (/ REQ), a communication signal (/ BSY), and status data and information. The data is transmitted to the host PC 20 through the interface unit 100.
이를 만족시키기 위한 인터페이스부(100)는 제4도 본 발명에 따른 피씨/씨디-롬 드라이브의 인터페이스 시스템 구성도에 도시한 바와 같이, 호스트 피씨(20)측의 데이타신호(D0∼D7)와 타켓(10)측의 데이타신호(PA0∼PA7)를 양방향으로 전송하고, 호스트 피씨(20)측의 읽기신호(/RD), 쓰기신호(/WR), 어드레스신호(A0, A1), 리세트신호(RESET) 및 칩선택신호(/CS)를 인가받고, 타켓(10)측의 명령요구신호(C/D), 입출력요구신호(I/O) 통신중신호(/BSY), 및 인지신호(/ACKA)를 인가받아 재선택신호(RESEL), 타켓선택신호(SEL), 입력버퍼풀신호(IBF), 스트로브신호(STB), 출력버퍼풀신호(/OBF) 및 직접 메모리 억세스신호(/DMA)를 발생시켜 인터페이스를 제어하는 프로그래머블 입/출력 확장 디바이스(101)와, 상기 타켓(10)의 입출력요구신호(I/O)와 상기 프로그래머블 입/출력 확장 디바이스(101)의 타켓선택신호(/SEL)와의 논리합에 의해 데이타 전송 방향이 선택되어 상기 타켓(10)과 상기 호스트 피씨(20)측 및 상기 프로그래머블 입/출력 확장 디바이스(101)와의 사이에서 데이타들을 양방향으로 전송하는 타켓데이타 송/수신부(102)와, 상기 프로그래머블 입/출력 확장 디바이스(101)를 통해 전송된 호스트 피씨(20)의 타켓 식별데이타를 래치시킨후, 상기 타켓(10)의 자신 식별데이타와 비교하여 재선택 제어신호를 발생하는 타켓식별부(103)와, 상기 타켓(10)에서 출력되는 명령데이타 요구신호(C/D), 입출력 요구신호(I/O), 통신중신호(/BSY) 및 재선택요구신호(/REQ)와 그 타켓(10)에 입력되는 타켓 선택신호(/SEL) 및 인지신호(/ACK)를 드라이브 시켜주는 콘트롤신호 드라이브 버퍼(104)와, 상기 콘트롤신호 드라이브 버퍼(104)를 통해 출력되는 상기 타켓(10)의 명령요구신호(C/D), 입출력요구신호(I/O) 통신중신호(/BSY)를 상기 프로그래머블 입/출력 확장 디바이스(101)에 직접 전송함과 아울러 그 프로그래머블 입/출력 확장 디바이스(101)의 타켓선택신호(SEL)를 반전시켜 상기 콘트롤신호 드라이브 버퍼(104)를 통해 상기 타켓(10)에 전송하고, 상기 프로그래머블 입/출력 확장 디바이스(101)의 입력버퍼풀신호(IBF), 출력버퍼풀신호(/OBF) 및 스트로브신호(/STB)와 상기 호스트 피씨(20)의 데이타 인지신호(DACK)에 따라 각각 상기 프로그래머블 입/출력 확장 디바이스(101)에 인지신호(/ACKA) 및 타켓(10)에 인지신호(/ACK)를 인가시켜 주는 콘트롤신호 전송부(105)와, 상기 타켓(10)의 인터페이스 요구신호(/REQ) 및 상기 프로그래머블 입/출력 확장 디바이스(101)의 직접 메모리 억세스(/DMA) 신호에 따라 인터럽트요구신호(IRQ)를 발생함과 아울러 상기 입출력 확장 디바이스(101)에 인가되는 쓰기신호(/WR), 칩선택신호(/CS) 및 리세트신호(RESET)에 따라 상기 인터럽트요구신호(IRQ) 해제를 제어하는 인터럽트요구신호발생부(106)와, 사용자에 의해 미리 세팅된 딥스위치(SW1)의 어드레스와 상기 호스트 피씨(20)의 입/출력 확장 슬롯을 선택하기 위한 어드레스를 비교하여 같을때 상기 프로그래머블 입/출력 확장 디바이스(101)의 칩선택신호(/CS)를 출력하는 인터페이스부 선택부(107)와, 상기 프로그래머블 입/출력 확장 디바이스(101)의 직접 메모리 억세스신호(/DMA)와 상기 타켓(10)의 인터페이스 요구신호(/REQ)에 따라 상기 호스트 피씨(20)측에 직접 메모리 억세스에 따른 데이타 송신 요구신호(DRQ)를 발생함과 아울러 그 호스트 피씨(20)측의 데이타인지신호(/DACK) 및 상기 직접 메모리 억세스신호(DMA)에 따라 상기 데이타 송/수신부(102)를 통해 전송되는 상기 타켓(10)의 데이타를 드라이브시켜 상기 호스트 피씨(20)의 직접 메모리 콘트롤러측에 전송시켜주는 데이타 수신제어부(108)와, 상기 호스트 피씨(20)측의 데이타 요구신호(DRQ) 및 데이타인지신호(/DACK)의 호스트 피씨내 직접 메모리 억세스 채널을 선택하고 인터럽트요구신호(IRQ)의 호스트 피씨내 레벨을 선택하는 선택스위치(SW2), (SW3), (SW4)로 구성되어 있다.Interface unit 100 for satisfying this is shown in Figure 4 of the interface system of the PC / CD-ROM drive according to the present invention, the data signal (D0 ~ D7) and the target of the host PC 20 side target The data signals PA0 to PA7 on the (10) side are transmitted in both directions, and the read signal (/ RD), the write signal (/ WR), the address signals (A0 and A1), and the reset signal on the host PC 20 side are transmitted. (RESET) and chip select signal (/ CS) are received, the command request signal (C / D), the input / output request signal (I / O), the communication signal (/ BSY), and the recognition signal ( / ACK A is applied to the reselection signal (RESEL), target selection signal (SEL), input buffer pull signal (IBF), strobe signal (STB), output buffer pull signal (/ OBF) and direct memory access signal (/ A programmable input / output expansion device (101) generating an DMA to control an interface, an input / output request signal (I / O) of the target (10) and the programmable input / output expansion device (101); The data transfer direction is selected by the logical sum of the target selection signal (/ SEL) to transfer data in both directions between the target 10 and the host PC 20 and the programmable input / output expansion device 101. The target data transmission / reception unit 102 and the target identification data of the host PC 20 transmitted through the programmable input / output expansion device 101 are latched, and then compared with the identification data of the target 10. Target identification unit 103 for generating a reselection control signal, a command data request signal (C / D), an input / output request signal (I / O), and a communication signal (/ BSY) output from the target 10; And a control signal drive buffer 104 for driving a reselection request signal / REQ, a target selection signal / SEL and an acknowledgment signal / ACK inputted to the target 10, and the control signal drive buffer. Command of the target 10 output through 104 The old signal (C / D) and the input / output request signal (I / O) of the communication signal (/ BSY) are transmitted directly to the programmable input / output expansion device 101, and the programmable input / output expansion device 101 is transmitted. Inverts the target selection signal SEL and transmits the target selection signal SEL to the target 10 through the control signal drive buffer 104, and the input buffer pool signal IBF and the output buffer of the programmable input / output expansion device 101. Acknowledgment signal (/ ACK A ) and target to the programmable input / output expansion device 101 according to the full signal / OBF and strobe signal / STB and the data acknowledgment signal DACK of the host PC 20, respectively. A control signal transmission unit 105 for applying a recognition signal (/ ACK) to (10), an interface request signal (/ REQ) of the target 10, and a direct memory of the programmable input / output expansion device 101; It is not the same as generating interrupt request signal (IRQ) according to the access (/ DMA) signal. An interrupt request signal generator for controlling release of the interrupt request signal IRQ according to a write signal / WR, a chip select signal / CS, and a reset signal RESET applied to the input / output expansion device 101; 106 is compared with an address of a dip switch SW1 preset by a user and an address for selecting an input / output expansion slot of the host PC 20 when the programmable input / output expansion device 101 is the same. An interface unit selector 107 for outputting a chip select signal (/ CS), a direct memory access signal (/ DMA) of the programmable input / output expansion device 101 and an interface request signal of the target 10 ( / REQ) generates a data transmission request signal (DRQ) according to direct memory access to the host PC 20 side, and the data recognition signal (/ DACK) and the direct memory access of the host PC 20 side. Phase according to signal (DMA) A data reception controller 108 for driving the data of the target 10 transmitted through the data transmission / reception unit 102 and transmitting the data to the direct memory controller of the host PC 20, and the host PC 20. Select switches (SW2) and (SW3) for selecting the direct memory access channel in the host PC of the data request signal (DRQ) and the data recognition signal (/ DACK) on the () side, and the host PC level of the interrupt request signal (IRQ). ) And (SW4).
여기서, 상기 데이타 송/수신부(102)는, 일측포트들(가)이 상기 타켓(10)의 데이타 포트들(HD0∼HD7)와 연결되고, 타측포트들(B)이 상기 프로그래머블 입/출력 확장 디바이스(101)의 데이타 포트들(PA0∼PA7) 및 상기 데이타 수신제어부(108)의 데이타버스에 연결되어 양방향으로 데이타를 전송시키는 양방향 버퍼(102-1)와, 상기 프로그래머블 입/출력 확장 디바이스(101)의 타켓 선택신호(/SEL)와 상기 타켓(10)의 통신중신호(/BSY)를 앤드조합하여 상기 양방향 버퍼(102-1)의 방향선택신호(DIR)로 인가시키는 앤드게이트(AND2)로 구성되어 있다.Here, the data transmitting / receiving unit 102 has one port connected to the data ports HD0 to HD7 of the target 10 and the other ports B extending the programmable input / output. A bidirectional buffer 102-1 connected to the data ports PA0 to PA7 of the device 101 and the data bus of the data reception control unit 108 to transmit data in both directions; and the programmable input / output expansion device ( AND gate AND2 for AND-combining the target selection signal / SEL of 101 and the communication signal / BSY of the target 10 to the direction selection signal DIR of the bidirectional buffer 102-1. It consists of).
또, 상기 타켓 식별부(103)는, 입출력 확장 디바이스(101)의 재선택신호(RESEL)와 상기 타켓(10)의 통신중신호(/BSY)를 앤드조합하는 앤드게이트(AND1)와, 낫게이트(NOT1)를 통해 반전된 상기 재선택신호(/RESEL)와 상기 타켓(10)의 입출력요구신호(I/O)를 오아링하는 오아게이트(OR1)와, 상기 앤드게이트(AND1)의 출력신호를 래치제어신호로 인가받아 상기 프로그래머블 입/출력 확장 디바이스(101)의 데이타포트들(PA0∼PA7)을 통해 출력되는 타켓 식별데이타를 래치시키는 래치(103-1)와, 상기 오아게이트(OR1)의 출력신호를 인에이블신호로 인가받아 상기 래치(103-1)에 래치된 타켓식별데이타(Q)와 상기 타켓(10)의 데이타포트들(HD0∼HD7)을 통해 출력된 타켓 자신의 식별데이타(P)를 비교하여 같을때(P=Q)재선택 제어신호를 출력하는 비교기(103-2)로 구성되어 있다.The target identification unit 103 further includes an AND gate AND1 for AND-combining the reselection signal RESEL of the input / output expansion device 101 and the communication signal / BSY of the target 10. An output of the OR gate OR1 for ringing the reselection signal / RESEL and the input / output request signal I / O of the target 10 inverted through the gate NOT1, and the output of the AND gate AND1. A latch 103-1 for latching target identification data outputted through the data ports PA0 to PA7 of the programmable input / output expansion device 101 by receiving a signal as a latch control signal, and the oragate OR1. Target identification data (Q) latched in the latch 103-1 and the target itself output through the data ports HD0 to HD7 of the target 10 are received as an enable signal. Comparator 103-2 which compares data P and outputs a reselection control signal when it is equal (P = Q).
또, 상기 콘트롤신호 전송부(105)는, 상기 콘트롤신호 드라이브 버퍼(104)를 통한 타켓(10)의 명령요구신호(C/D), 입출력요구신호(I/O) 및 통신중신호(/BSY)를 프로그래머블 입/출력 확장 디바이스(101)에 직접 전송하고, 그 프로그래머블 입/출력 확장 디바이스(101)의 타켓선택신호(SEL)를 반전시켜 상기 콘트롤신호 드라이브 버퍼(104)를 통해 타켓(10)측에 전송하게는 하는 낫게이트(NOT2)와, 상기 프로그래머블 입/출력 확장 디바이스(101)의 입력버퍼풀신호(IBF)와 스트로브신호(/STB)를 낸드조합하는 낸드게이트(NAND2)와, 상기 프로그래머블 입/출력 확장 디바이스(101)의 출력버퍼풀신호(/OBF)를 반전시키는 낫게이트(NOT3), 상기 콘트롤신호 드라이브 버퍼(104)를 통한 타켓(10)의 재선택 요구신호(/REQ)를 반전시키는 낫게이트(NOT4)와, 그 낫게이트(NOT4)의 출력신호를 클리어신호(/CLR)로 인가받고, 상기 낫게이트(NOT3)의 출력신호를 클럭신호로 인가받아 제어신호를 출력하는 플립플롭(F/F1)과 그 플립플롭(F/F1)의 반전출력(/Q)과 상기 호스트 피씨(20)측의 데이타 인지신호(/DACK)를 앤드조합하는 앤드게이트(AND4)와, 그 앤드게이트(AND4)의 출력과 상기 낸드게이트(NAND2)의 출력을 앤드조합하여 상기 콘트롤신호 드라이브 버퍼(104)를 통해 상기 타켓(10)측에 인지신호(/ACK)로 인가시키는 앤드게이트(AND3)와, 상기 프로그래머블 입/출력 확장 디바이스(101)의 출력버퍼풀신호(/OBF)와 상기 낫게이트(NOT1)를 통한 재선택신호(RESEL)를 오아조합하는 오아게이트(OR2)와, 상기 플립플롭(F/F1)의 반전출력(/Q)과 상기 낫게이트(NOT2)를 통한 타켓선택신호(/SEL)를 앤드조합하는 앤드게이트(AND5)와, 그 앤드게이트(AND5)의 출력신호와 상기 오아게이트(OR2)의 출력신호를 앤드조합하여 상기 프로그래머블 입/출력 확장 디바이스(101)에 인지신호(/ACKA)로 인가하는 앤드게이트(AND6)로 구성되어 있다.In addition, the control signal transmission unit 105, the command request signal (C / D), the input / output request signal (I / O) and the communication signal (/) of the target 10 through the control signal drive buffer 104 BSY) directly to the programmable input / output expansion device 101, and inverts the target selection signal SEL of the programmable input / output expansion device 101 to target 10 through the control signal drive buffer 104. A NAND gate (NOT2) for transmitting to the ") side, a NAND gate (NAND2) for NAND combining the input buffer full signal (IBF) and the strobe signal (/ STB) of the programmable input / output expansion device (101), Not gate (NOT3) for inverting the output buffer full signal / OBF of the programmable input / output expansion device 101, the reselection request signal (/ REQ of the target 10 through the control signal drive buffer 104) ), And the output signal of the NOT gate (NOT4) is cleared. The flip-flop F / F1 and the inverted output of the flip-flop F / F1 that are applied by a call (/ CLR), receive the output signal of the knock gate NOT3 as a clock signal, and output a control signal. Q) and an AND gate AND4 for AND combining the data acknowledgment signal / DACK on the host PC 20 side, and an AND combination of the output of the AND gate AND4 and the output of the NAND gate NAND2. An AND gate AND3 for applying the recognition signal / ACK to the target 10 side through the control signal drive buffer 104, and an output buffer pool signal (/) of the programmable input / output expansion device 101. OBF and an OR gate OR2 which combines the reselection signal RESEL through the knock gate NOT1, the inverted output / Q of the flip-flop F / F1, and the knock gate NOT2. An AND gate AND5 for AND-combining the target selection signal / SEL, an output signal of the AND gate AND5, and an output of the OR gate OR2. Consists of the call-and a combination of the AND gate (AND6) for applying a recognition signal (/ ACK A) to said programmable I / O expansion device 101.
또, 상기 인터럽트 요구신호발생부(106)는, 상기 타켓식별부(103)의 재선택제어신호(P=Q)와 상기 콘트롤신호 드라이브 버퍼(104)를 통한 타켓(10)측의 인터페이스 요구신호(REQ)를 반전시켜 신호(REQ)를 앤드조합하는 앤드게이트(AND7)와 그 앤드게이트(AND7)의 출력신호와 상기 프로그래머블 입/출력 확장 디바이스(101)의 직접 메모리 억세스신호(/DMA)를 앤드조합하는 앤드게이트(AND8)와, 그 앤드게이트(AND8)의 출력신호를 클럭신호로 인가받아 호스트 피씨(20)측에 인터럽트요구신호(IRQ)를 출력시키는 플립플롭(F/F2)과, 상기 프로그래머블 입/출력 확장 디바이스(101)에 인가되는 상기 호스트 피씨(20)의 쓰기신호(/WR)와 어드레스 비교기(107)측에 인가되는 호스트 피씨(20)측의 쓰기신호(/WR)와 어드레스 비교기(107)의 칩선택신호(/CS)를 오아링하는 오아게이트(OR3)와, 상기 호스트 피씨(20)의 리세트신호(RESET)를 반전시켜 상기 프로그래머블 입/출력 확장 디바이스(101)에 인가시키는 낫게이트(NOT5)와, 그 낫게이트(NOT5)의 출력신호와 상기 오아게이트(OR3)의 출력신호를 앤드조합하여 상기 플립플롭(F/F2)의 클리어신호(/CLR)로 인가시키는 앤드게이트(AND9)로 구성되어 있다.The interrupt request signal generation unit 106 further includes a reselection control signal (P = Q) of the target identification unit 103 and an interface request signal on the target 10 side through the control signal drive buffer 104. An AND gate AND7 for inverting the signal REQ by inverting the REQ, an output signal of the AND gate AND7, and a direct memory access signal / DMA of the programmable input / output expansion device 101 are used. A flip-flop (F / F2) for receiving an AND gate AND8 to be AND-combined, an output signal of the AND gate AND8 as a clock signal, and outputting an interrupt request signal IRQ to the host PC 20 side; The write signal (/ WR) of the host PC 20 applied to the programmable input / output expansion device 101 and the write signal (/ WR) of the host PC 20 side applied to the address comparator 107 side; An OR gate OR3 that rings the chip select signal / CS of the address comparator 107, and A knock gate NOT5 for inverting the reset signal RESET of the STC 20 and applying it to the programmable input / output expansion device 101, an output signal of the knock gate NOT5, and the oragate OR3. And an AND gate (AND9) for AND-combining the output signal of < RTI ID = 0.0 >) < / RTI > to the clear signal / CLR of the flip-flop F / F2.
또, 상기 데이타 수신제어부(108)는, 상기 타켓(10)측의 인터페이스 요구신호(/REQ)와 상기 프로그래머블 입/출력 확장 디바이스(101)의 직접 메모리 억세스신호(/DMA)를 노아링시켜 데이타요구신호(DRQ)로 상기 호스트 피씨(20)측의 출력하는 노아게이트(NOR1)와, 상기 직접 메모리 억세스신호(DMA)와 상기 호스트 피씨(20)측의 데이타 인지신호(/DACK)를 오아링하는 오아게이트(OR4)와, 그 오아게이트(OR4)의 출력신호에 따라 인에이블 제어되어 상기 타켓데이타 송/수신부(102)의 양방향 버퍼(102-1)로부터 전송되어 오는 타켓(10)측의 데이타를 드라이브 시켜 호스트 피씨(20)이 직접 메모리 억세스 콘트롤러(23)에 입력시키는 데이타 드라이브 버퍼(108-1)로 구성되어 있다.Further, the data reception control unit 108 performs a data mapping between the interface request signal / REQ on the target 10 side and the direct memory access signal / DMA of the programmable input / output expansion device 101. Noar gate NOR1 outputting from the host PC 20 side as the request signal DRQ, the direct memory access signal DMA, and the data acknowledgment signal / DACK of the host PC 20 side are ringed. On the target 10 side that is enabled and controlled according to the OR gate OR4 and the output signal of the OR gate OR4, and is transmitted from the bidirectional buffer 102-1 of the target data transmission / reception unit 102. The data drive buffer 108-1 is configured to drive data and input the host PC 20 directly into the memory access controller 23.
또, 상기 선택스위치(SW2), (SW3)는, 호스트 피씨(20)내의 직접 메모리 억세스 채널을 선택하기 위한 스위치인데, 통상적으로, 피씨내에는 직접 메모리 억세스 채널이 4개가 있다. 그중 제1채널은 리프레쉬(Refresh)용이고, 제3채널은 플로피 디스크 플레이어용 채널이며, 제2, 제4채널은 예비용으로 설정되어 있다. 따라서, 씨디-롬 드라이브오의 인터페이스를 위한 것이므로, 제2채널 또는 제4채널중 어느 하나의 채널을 선택하게 된다.The select switches SW2 and SW3 are switches for selecting direct memory access channels in the host PC 20. Typically, four direct memory access channels are provided in the PC. The first channel is for refresh, the third channel is for a floppy disk player, and the second and fourth channels are reserved. Therefore, since the CD-ROM drive is for the interface, either the second channel or the fourth channel is selected.
이와 같이 구성되는 본 발명에 의한 피씨/씨디롬의 인터페이스 시스템에 적용시키는 인터페이스 방법은, 제5도에 도시된 바와 같이 인터페이스 동작이 없는 버스프리단계(Bus Free Phase) (S11)에서 호스트가 타켓을 선택하는 타켓선택단계(S12)와, 타켓 선택이후 호스트가 타켓이 수행해야할 명령을 내리는 명령단계(S13)와, 상기 호스트의 명령 데이타중 디스콘넥트 명령이 있으며, 그 타켓이 상기 호스트에 디스콘넥트 상태 데이타를 전송한후, 그 타켓이 호스트의 명령에 따른 전송데이타를 준비하는 동안 호스트 피씨가 다른 일을 수행할 수 있게 그 타켓과 상기 호스트가 연결된 인터페이스 버스를 프리상태로 만드는 버스프리단계(S18)와, 그 버스프리단계(S18)에서 타켓이 전송데이타를 준비완료했음을 호스트에 알려 호스트가 그 타켓이 재선택되게 하는 재선택단계(S19)와, 그 재선택단계(S19)에서 재선택되었거나, 또는 상기 명령단계(S13)에서 디스콘넥트 명령이 없는 경우, 상기 호스트의 명령에 따라 준비된 타켓의 데이타를 호스트에 전송하는 데이타 전송단계(S15) 및 타켓의 상태 데이타를 호스트에 전송하는 상태 데이타 전송단계(S16)로 이루어진다.In the interface method applied to the PC / CD-ROM interface system according to the present invention configured as described above, as shown in FIG. 5, the host selects a target in a bus free phase (S11) having no interface operation. A target selection step (S12), a command step (S13) in which the host gives a command to be executed by the target after the target selection, and a disconnect command among command data of the host, and the target is disconnected from the host. After transferring the status data, the bus free step of freeing the interface bus connected to the target and the host so that the host PC can perform other tasks while the target prepares the transmission data according to the command of the host (S18). ) And informs the host that the target is ready to transmit data in the bus-free step (S18) so that the host can reselect the target. If the selection step (S19) and the re-selection step (S19), or if there is no disconnect command in the command step (S13), and transmits the data of the target prepared according to the command of the host to the host. The data transfer step (S15) and the status data transfer step (S16) for transmitting the target state data to the host.
이와 같이 구성되는 본 발명에 의한 피씨/씨디롬의 인터페이스 방법 및 그 시스템의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation of the PC / CD-ROM interface method and the system according to the present invention configured as described above is as follows.
제5도에 도시된 바와 같이 인터페이스 동작이 중지된 상태인 버스프리단계(S11)에서 호스트 피씨(20)가 타켓(10)의 씨디-롬 드라이브(11∼N)중 하나를 선택하는 타켓선택단계(S12)가 필요하고, 타켓선택이 되면 호스트 피씨(20)가 타켓(10)이 할 일을 명령하는 명령세트(Command Description Block)를 전송하는 명령단계(S13)를 수행한다.Target selection step of the host PC 20 selects one of the CD-ROM drives 11 to N of the target 10 in the bus free step S11 in which the interface operation is stopped as shown in FIG. (S12) is required, and if the target is selected, the host PC 20 performs a command step (S13) of transmitting a command description block (Command Description Block) to command the target 10 to do.
이와 같은 명령단계(S13)에서 호스트 피씨(20)가 제7도에 도시한 바와 같은 명령데이타의 포멧으로 타켓(10)에 전송한다. 여기서, 그 명령데이타 포멧의 제2바이트의 제1비트(“Bit 0”)에 “DC”라는 비트를 가지고 있는데, 이는 디스콘넥트 금지(Bit=“0”), 디스콘넥트 허용(Bit=“1”)을 나타내는 비트로서, 호스트 피씨(20)가 타켓(10)에게 디스콘넥트 여부를 알려주게 된다(S14).In this command step (S13), the host PC 20 transmits to the target 10 in the format of the command data as shown in FIG. Here, the first bit (“Bit 0”) of the second byte of the command data format has a bit “DC”, which means that the disconnect is prohibited (Bit = “0”) and the disconnect is allowed (Bit = As a bit indicating "1", the host PC 20 informs the target 10 whether to disconnect or not (S14).
상기 명령데이타를 수신받은 타켓(10)은, “DC”비트가 세트(“DC=1”)되어 있으면, 디스콘넥트 허용(S17)으로 판별하여 디스콘넥트를 위한 상태 데이타를 호스트 피씨(20)로 전송하게 된다.The target 10 receiving the command data, if the "DC" bit is set ("DC = 1"), the target 10 determines that the disconnect is allowed (S17), and the host PC (20) determines the status data for disconnection. Will be sent).
이와 같이 타켓(10)에서 디스콘넥트 상태 데이타를 호스트 피씨(20)에 전송한후, 통신중신호(/BSY)를 인액티브시켜 인터페이스 버스를 프리상태(S18)로 만든다. 이에 따라 타켓(10)에서 명령수행에 따른 데이타를 마련하는 동안 호스트 피씨(20)가 다른일을 수행할 수 있게 해준다. 즉, 버스프리단계(S18)를 만든 후, 타켓인 씨디-롬 드라이브는 디스크상의 어떤 데이타를 읽어 호스트로 전송하기 위하여 데이타를 마련하는데, 그 데이타 준비시간은 픽-업 이동(억세스 또는 찾기)시간, 데이타 읽기 및 에러처리 등에 걸리는 수백 msec∼수초의 시간이 걸리게 된다.In this way, the target 10 transmits disconnected state data to the host PC 20, and then inactivates the busy signal / BSY to make the interface bus free (S18). This allows the host PC 20 to perform other tasks while preparing data according to the instruction execution in the target 10. That is, after the bus-free step (S18) is made, the target CD-ROM drive prepares data for reading and transmitting data on the disk to the host, and the data preparation time is a pick-up move (access or search) time. This can take hundreds of msec to several seconds for data reading and error handling.
이후, 타켓(10)은 데이타 전송준비가 완료되면, 그 타켓(10)이 호스트 피씨(20)에게 데이타 전송준비가 완료되었음을 알리는 신호로서 재선택(Reselect)을 요구하는 인터럽트신호를 호스트 피씨(20)에게 전송한다. 이에따라 호스트 피씨(20)가 상기 타켓(10)을 재선택(S19)하게 된다.Thereafter, when the data transmission preparation is completed, the target 10 transmits an interrupt signal for requesting reselection as a signal informing that the target PC 20 is ready for data transmission. To). Accordingly, the host PC 20 reselects the target 10 (S19).
이와같이 호스트 피씨(20)가 타켓(10)를 재선택하게 되면, 그 타켓(10)은 명령수행에 따라 준비된 데이타 및 상태 데이타를 그 호스트 피씨(20)에게 전송하는 데이타 전송단계(S15) 및 상태데이타 전송단계(S16)를 수행한다.When the host PC 20 reselects the target 10 in this manner, the target 10 transmits the data and the state data prepared according to the command execution to the host PC 20 (S15) and state. The data transfer step (S16) is performed.
한편, 명령단계(S13)에서 “DC”비트가 리세트상태(“DC=0”)이면 디스콘넥트 수행없이 명령수행을 한다. 즉, 버스 프리단계없이 계속해서 버스가 연결된 상태에서 명령수행을 하게 된다. 이후 명령수행이 완료되어 전송데이타가 준비되면, 호스트 피씨(20)에게 정보 데이타 및 상태데이타를 전송하는 데이타 전송단계(S15) 및 상태데이타 전송단계(S16)를 수행한다.On the other hand, if the “DC” bit is in the reset state (“DC = 0”) in the command step S13, the command is executed without performing disconnection. That is, the command is executed while the bus is continuously connected without the bus free step. After the execution of the command is completed and the transmission data is prepared, the data transmission step (S15) and the status data transmission step (S16) for transmitting the information data and the status data to the host PC (20).
호스트 피씨(20)는 디스콘넥트가 필요없는 경우 및 디스콘넥트 단계에 따른 다른 버스프리(S18) 이후 타켓(10)이 전송데이타를 마련하여 재선택신호(Reselect)를 띄우면 데이타 전송 단계(S15)를 마련하여 타켓(10)이 전송하는 데이타를 피씨 내 메모리에 저장하고, 데이타 전송이 끝나면, 상태 데이타 단계(S16)로 타켓(10)이 명령수행 결과를 나타내는 제8도 같은 상태데이타를 전송받고 버스프리(S11) 단계를 만든다.When the host PC 20 does not need disconnection and after the other bus-free (S18) according to the disconnection stage, the target 10 prepares transmission data and emits a reselection signal (Reselect). ) And store the data transmitted by the target 10 in the memory in the PC, and when the data transfer is completed, the state 10 transmits the status data as shown in FIG. 8 showing the result of the command execution by the target data step S16. And make a bus-free (S11) step.
여기서, 상태데이타는 제8도에 도시된 바와같은 포멧의 8비트 데이타로서, 제1,2비트(Bit0, Bit1)는 00 : 좋음(Good), 01 : 예약(reserve), 10 : 안좋음(NOT Good), 11 : 예약, 제3비트(Bit2)는 0 : 노어말(NORMAL), 1 : 디스콘넥트, 제4∼6비트(Bit3∼Bit5)는 예약, 제7,8비트(Bit6, Bit7)는 00, 01 : 예약, 10, 11 : 메디아 변환1,2(Media Change 1,2)를 각각 나타낸다.Here, the state data is 8-bit data in the format as shown in FIG. 8, where the first and second bits Bit0 and Bit1 are 00: Good, 01: Reserve, 10: Bad. Good), 11: Reserved, 3rd bit (Bit2) is 0: NORMAL, 1: Disconnect, 4th to 6th bit (Bit3 to Bit5) is reserved, 7th and 8th bit (Bit6, Bit7) ) Indicate 00, 01: reservation, 10, and 11: media change 1,2.
이와같이 본 발명은 디스콘넥트 선택에 의해 씨디-롬 드라이브가 전송데이타를 마련하는 동안 버스프리상태를 만들어 피씨가 다른일을 수행하고, 타켓인 씨디-롬 드라이브가 전송데이타를 마련하여 호스트를 선택하는 재선택 동작에 의해 씨디-롬 드라이브가 준비한 데이타 및 상태데이타를 호스트에 전송할 수 있게 해준다.As described above, the present invention creates a bus-free state while the CD-ROM drive prepares the transmission data by selecting the disconnect, and the PC performs other tasks, and the target CD-ROM drive selects the host by providing the transmission data. The reselect operation allows the CD-ROM drive to send the prepared data and status data to the host.
먼저, 사용자가 미리 인터페이스부(100)의 딥스위치(SW1)를 그 인터페이스부(100)가 장착되어 있는 입/출력 확장슬롯에 해당되는 어드레스가 되게 세팅시켜 둔다.First, the user sets the dip switch SW1 of the interface unit 100 to be an address corresponding to an input / output expansion slot in which the interface unit 100 is mounted.
또한, 사용자가 스위치(SW2∼SW4)를 통해 피씨내의 직접 메모리 억세스(/DMA) 채널 및 인터럽트 레벨등을 선택함과 아울러 딥스위치(SW1)를 통해 어드레스를 선택해준다.In addition, the user selects the direct memory access (/ DMA) channel and interrupt level in the PC through the switches SW2 to SW4, and also selects an address through the dip switch SW1.
이와같은 상태에서 호스트 피씨(20)에서는 씨디-롬 드라이브와 인터페이스를 수행하기 위해서 입/출력 확장슬롯(22-1∼N)을 선택하는 어드레스(A9∼A2)를 출력한다. 이에 따라 상기 호스트 피씨(20)에서 출력된 어드레스와 상기 딥스위치(SW1)에 세팅된 어드레스가 비교기(107-1)를 통해 비교된다. 그 비교결과 같으면, 프로그래머블 입/출력 확장디바이스(101)에 칩선택신호(/CS)가 로우 액티브신호로서 인가된다. 따라서, 상기 호스트 피씨(20)가 상기 인터페이스부(100)를 통해 씨디-롬 드라이브와 인터페이스를 실행할 수 있게 된다.In this state, the host PC 20 outputs addresses A9 to A2 for selecting the input / output expansion slots 22-1 to N to interface with the CD-ROM drive. Accordingly, the address output from the host PC 20 and the address set in the dip switch SW1 are compared through the comparator 107-1. If the comparison result is the same, the chip select signal / CS is applied to the programmable input / output expansion device 101 as a low active signal. Accordingly, the host PC 20 may execute an interface with the CD-ROM drive through the interface unit 100.
이후, 호스트 피씨(20)는 다수 연결된 씨디-롬 드라이브(11∼N)중 통신을 원하는 씨디-롬 드라이브를 선택하는 타켓 선택단계(S12)를 수행한다. 그 타켓 선택단계(S12)는, 제9a도 내지 제9g도에 도시된 바와 같이 버스프리(Bus Free)상태에서만 타켓선택(selection) 단계를 수행할 수 있게 된다.Thereafter, the host PC 20 performs a target selection step (S12) of selecting a CD-ROM drive for communication among a plurality of connected CD-ROM drives 11 to N. In the target selection step S12, as shown in FIGS. 9A to 9G, the target selection step can be performed only in a bus free state.
타켓 선택 단계(S12)에서는 호스트 피씨(20)가 쓰기신호(/WR)를 제9c도와 같이 로우 펄스로 인가시키면서 타켓 식별데이타(D0∼D7)를 프로그래머블 입/출력 확장 디바이스(100)에 로딩시킨다. 이에따라 그 프로그래머블 입/출력 학장 디바이스(101)에서는 로딩된 데이타가 출력포트(PA0∼PA7)를 통해 출력되고, 출력버퍼풀신호(/OBF)가 제9d도와 같이 로우신호로 액티브 된다.In the target selection step S12, the host PC 20 loads the target identification data D0 to D7 into the programmable input / output expansion device 100 while applying the write signal / WR as a low pulse as shown in FIG. 9c. . Accordingly, in the programmable input / output dean device 101, the loaded data is output through the output ports PA0 to PA7, and the output buffer full signal / OBF is activated as a low signal as shown in FIG. 9d.
이후 호스트 피씨(20)가 제9c도와 같이 쓰기신호(/WR)를 두번째 액티브 시키면, 상기 프로그래머블 입/출력 확장 디바이스(100)에서는 타켓 선택신호(SEL)가 하이신호로서 액티브된다. 이에따라 그 타켓선택 신호(SEL)는 낫게이트(NOT2)를 통해 로우신호로 반전되어 앤드게이트(AND2)를 통해 양방향버퍼(102-1)의 방향선택신호(DIR)로 인가된다. 따라서 그 양방향 버퍼(102-1)는 상기 프로그래머블 입/출력 확장디바이스(101)를 통해 출력된 타켓 식별데이타를 타켓(10)측에 전송시킨다.Thereafter, when the host PC 20 activates the write signal / WR for the second time as shown in FIG. 9C, the target input signal SEL is activated as a high signal in the programmable input / output expansion device 100. Accordingly, the target selection signal SEL is inverted to a low signal through the knock gate NOT2 and applied to the direction selection signal DIR of the bidirectional buffer 102-1 through the AND gate AND2. Therefore, the bidirectional buffer 102-1 transmits the target identification data output through the programmable input / output extension device 101 to the target 10 side.
또, 상기 프로그래머블 입/출력 확장 디바이스(101)에서 출력된 타켓선택신호(SEL)는 낫게이트(NOT2) 및 콘트롤신호 드라이브 버퍼(104)를 통해 타켓(10)의 선택신호(/SEL)로 인가된다.In addition, the target selection signal SEL output from the programmable input / output expansion device 101 is applied to the selection signal / SEL of the target 10 through the knock gate NOT2 and the control signal drive buffer 104. do.
또, 상기 낫게이트(NOT2)를 통해 로우신호로 반전된 타켓 선택신호(/SEL)가 앤드게이트(AND5), (AND6)를 통해 프로그래머블 입/출력 확장 디바이스(100)에 인지신호(/ACKA)로서 피드백된다. 즉, 이 프로그래머블 입/출력 확장 디바이스(100)는 타켓이 선택되었음을 인지하게 된다.In addition, the cost sickle inverted to a low signal through a gate (NOT2) target select signal (/ SEL) an AND gate (AND5), signal or the programmable I / O expansion device 100 through the (AND6) (/ ACK A Is fed back). That is, the programmable input / output expansion device 100 recognizes that a target is selected.
이에따라 그 프로그래머블 입/출력 확장 디바이스(100)에서는 출력 오버풀신호(/OBF)가 하이신호로 인액티브 된다. 이때 상기 타켓(10)측의 다수의 씨디-롬 드라이브중 상기 양방향 버퍼(102-1)를 통해 전송 되어온 타켓 식별데이타와 같은 식별데이타를 갖는 씨디-롬 드라이브가 타켓으로 선택된다.Accordingly, in the programmable input / output expansion device 100, the output overflow signal / OBF is inactive as a high signal. At this time, among the plurality of CD-ROM drives on the target 10 side, the CD-ROM drive having the same identification data as the target identification data transmitted through the bidirectional buffer 102-1 is selected as the target.
즉, 타켓(10)은 식별데이타가 자신의 것과 같고 선택신호(/SEL)가 액티브(“L”) 상태이면, 통신중 신호(/BSY)를 제9b도와 같이 액티브(“L”)시켜 응답해준다.That is, when the identification data is the same as its own and the selection signal / SEL is active ("L"), the target 10 responds by activating the communication signal / BSY ("L") as shown in FIG. 9B. Do it.
이어서, 호스트 피씨(20)는 통신중신호(/BSY)를 계속 모니터하고 있다가 일정시간내에 액티브(“L”)되면, 타켓선택(selection)이 완료되었음을 인지한후 프로그래머블 입/출력 디바이스(101)에 쓰기신호(/WR)를 다시 인가시켜 선택신호(SEL)를 인액티브 상태로 떨어뜨린다.Subsequently, the host PC 20 continuously monitors the busy signal (/ BSY) and becomes active (“L”) within a predetermined time period. Then, the host PC 20 recognizes that the target selection is completed, and then the programmable input / output device 101. ), The write signal / WR is applied again to drop the selection signal SEL into the inactive state.
상기 선택신호(SEL)가 인액티브 상태인 로우신호가 되면, 낫게이트(NOT2), 앤드게이트(AND2), (AND3)를 통해 하이상태의 인지신호(/ACKA)로 프로그래머블 입/출력 확장디바이스(101)에 인가된다. 이에따라 그 프로그래머블 입/출력 확장디바이스(101)에서는 타켓 식별 데이타(PA0∼PA7)의 출력이 정지된다.When the selection signal SEL becomes an inactive low signal, a programmable input / output extension device is provided as a high recognition signal / ACK A through a knock gate NOT2, an AND gate, and AND3. Is applied to 101. As a result, the output of the target identification data PA0 to PA7 is stopped in the programmable input / output expansion device 101.
이와같은 타켓선택단계(S12)에서 다른 신호들은 C/D=I/O=/REQ=/STB=/DMA=/ACK=/DACK=“H” 상태이고, IBF=RESEL=“L”상태이다.In this target selection step (S12), the other signals are in the C / D = I / O = / REQ = / STB = / DMA = / ACK = / DACK = “H” state and the IBF = RESEL = “L” state. .
타켓 선택단계(S12)가 완료되며, 제10a도 내지 제10j도에 도시된 바와같은 타이밍으로 명령단계(S13)를 수행하는데, 호스트 피씨(20)가 선택된 타켓(10)에 일련의 명령세트(제7도의 명령 데이타 포멧)를 전송하는 단계로서, 명령세트는 보통수 바이트로 구성되고, 타켓이 수행해야 할 일에 대한 정보가 실려있게 된다.The target selection step S12 is completed, and the command step S13 is performed at the timing as shown in FIGS. 10A to 10J, and the host PC 20 sets a series of instructions to the selected target 10. In the step of transmitting the command data format of FIG. 7, the command set is usually composed of several bytes, and information on the target should be carried.
상기 타켓선택단계(S12)가 완료되면, 상기 타켓(10)에서는 명령 데이타 요구신호(C/D), 입출력요구신호(I/O)가 제10b도 및 제10c도와 같이 각각 하이(“H”), 로우(“L”)로 출력되고, 요구신호(/REQ)가 제10d도와같이 로우 액티브신호로서 출력된다. 이에따라 상기 요구신호(/REQ)가 낫게이트(NOT4), 앤드게이트(AND7), (AND8)를 통해 플립플롭(F/F)의 클럭신호로 인가되고, 그 플립플롭(F/F2)에서 하이 액티브 상태의 인터럽트 요구신호(IRQ)가 발생된다.When the target selection step S12 is completed, in the target 10, the command data request signal C / D and the input / output request signal I / O are high (“H”) as shown in FIGS. 10B and 10C, respectively. ) And low ("L"), and the request signal / REQ is output as a low active signal as shown in FIG. 10d. Accordingly, the request signal / REQ is applied as a clock signal of the flip-flop F / F through the knock gate NOT4, the AND gate AND7, and AND8, and the high signal is applied at the flip-flop F / F2. An active interrupt request signal IRQ is generated.
호스트 피씨(20)는 인터럽트요구신호(IRQ)가 발생되면, 명령세트 1바이트(CDB1)를 프로그래머블 입/출력 확장 디바이스(101)에 쓰기한다. 이에 따라 프로그래머블 입/출력 확장 디바이스(101)의 출력버퍼풀신호(/OBF)가 로우(“L”)가 된다. 그 출력버퍼풀신호(/OBF)가 로우신호로 출력되면, 낫게이트(NOT3)를 통해 하이신호로 반전되어 플립플롭(F/F1)의 클럭신호로 인가된다. 이에따라 그 플립플롭(F/F1)의 반전출력신호(/Q)가 로우신호로 출력되어 앤드게이트(AND4), (AND3)를 통해 상기 타켓(10)의 인지신호(/ACK)로 인가되며, 상기 플립플롭(F/F1)의 로우출력신호가 앤드게이트(AND5), (AND6)를 통해 인지신호(/ACKA)로 인가된다.When the interrupt request signal IRQ is generated, the host PC 20 writes an instruction set 1 byte CDB1 to the programmable input / output expansion device 101. As a result, the output buffer full signal / OBF of the programmable input / output expansion device 101 becomes low (“L”). When the output buffer full signal / OBF is output as a low signal, the output buffer full signal / OBF is inverted to a high signal through the knock gate NOT3 and applied as a clock signal of the flip-flop F / F1. Accordingly, the inverted output signal / Q of the flip-flop F / F1 is output as a low signal and applied as the recognition signal / ACK of the target 10 through the AND gates AND4 and AND3. The low output signal of the flip-flop F / F1 is applied to the recognition signal / ACK A through the AND gates AND5 and AND6.
상기 인지신호(/ACKA)가 로우신호로 액티브되면, 상기 프로그래머블 입/출력 확장디바이스(101)로부터 명령세트(CBD1)가 출력된다. 이때 상기 타켓(10)의 로우신호인 입/출력신호(I/O)에 의해 앤드게이트(AND2)에서 로우신호가 출력되고, 이로인해 상기 양방향버퍼(102-1)는 상기 프로그래머블 입/출력 확장 디바이스(101)를 통해 전송되는 명령세트(CDB1)를 타켓(10)측에 전송된다.When the acknowledgment signal / ACK A is activated as a low signal, the instruction set CBD1 is output from the programmable input / output extension device 101. At this time, the low signal is output from the AND gate AND2 by the input / output signal I / O, which is the low signal of the target 10, and thus the bidirectional buffer 102-1 expands the programmable input / output. The instruction set CDB1 transmitted through the device 101 is transmitted to the target 10 side.
타켓(10)은 이를 읽은 후, 요구신호(/REQ)를 인액티브(“H”)시켜 플립플롭(F/F1)을 클리어시키고, 이에따라 인지신호(/ACK=ACKA)는 인액티브(“H”)되며, 이때 호스트 피씨(20)는 인터럽트요구신호(IRQ)의 액티브 이후 쓰기신호(/WR)를 로우신호로 액티브시켜 오아게이트(OR3) 및 앤드게이트(AND1)를 통해 플립플롭(F/F2)를 클리어시켜 인터럽트요구신호(IRQ)를 해제시킨다.After the target 10 reads it, the request signal / REQ is inactive (“H”) to clear the flip-flop F / F1. Accordingly, the acknowledgment signal (/ ACK = ACK A ) is inactive (“ H ”), and the host PC 20 activates the write signal / WR after the activation of the interrupt request signal IRQ as a low signal, and flips the flip-flop F through the OR gate OR3 and the AND gate AND1. / F2) to clear the interrupt request signal (IRQ).
또한, 타켓은 더받을 명령세트(CDB)가 있으면 상기 과정을 반복하여 요구신호(/REQ)를 액티브시켜 계속해서 명령세트(CDB)를 더 수신 받을 수 있다.In addition, if there is an instruction set CDB to receive, the target may repeat the above process to activate the request signal / REQ to continue to receive the instruction set CDB.
이와같은 명령단계(S13)에서 다른신호들은 DRQ=RESEL=SEL=IBF=RESET=/BSY=“L”DACK=/DMA=STB=“H”이다.In this command step S13, the other signals are DRQ = RESEL = SEL = IBF = RESET = / BSY = “L” DACK = / DMA = STB = “H”.
한편, 상기 타켓(10)은, 상기 명령단계(S13)에서 수신받은 명령 데이타 세트에서 디스콘넥트신호(DC)를 판별하여 세트(DC=“1”)상태이면, 디스콘넥트 상태데이타를 호스트측에 전송시키고, 버스프리(S18)상태를 만든후, 씨디-롬 드라이브가 전송할 데이타를 준비하는 동안 호스트인 피씨가 다른일을 수행할 수 있게 한다.On the other hand, the target 10 determines the disconnect signal DC from the command data set received in the command step S13, and if the set (DC = “1”) state, the target host data is hosted. After sending to the side and making a bus-free (S18) state, the host PC can perform other tasks while the CD-ROM drive prepares the data for transmission.
즉, 디스콘넥트 허용(DC=‘1’)인 경우에는, 타켓에서 명령데이타에 따라 동작하여 전송할 데이타의 준비하고, 그 데이타의 준비가 완료되면, 호스트를 선택하는 재선택단계(S19)를 수행한다. 이는 제11a도 내지 제11i도에 도시된 타이밍도와 같이 호스트 피씨(20)는 버스프리상태에서 재선택준비를 하기위해 프로그래머블 입/출력 확장 디바이스(101)의 출력포트(PA0∼PA7)에 재선택을 허용할 타켓의 식별데이타(ID)를 쓰기 한다. 이에따라 프로그래머블 입/출력 확장 디바이스(101)에서는 재선택신호(RESEL)를 액티브(“H”) 상태로 출력시키고, 그 재선택신호에 의해 래치(103-1)의 래치신호가 인가되어 상기 타켓 식별데이타가 그 래치(103-1)에 래치 된다. 이때 상기 호스트 피씨(20)는 인터럽트요구신호(IRQ)가 인가될때까지 다른 일을 수행한다.That is, in the case of disconnection allowance (DC = '1'), the target operates according to the command data to prepare data for transmission, and when the preparation of the data is completed, a reselection step (S19) of selecting a host is performed. To perform. This means that the host PC 20 reselects to the output ports PA0 to PA7 of the programmable input / output expansion device 101 to prepare for reselection in the bus free state as shown in the timing diagrams shown in FIGS. 11A to 11I. Write identification data (ID) of target to allow. Accordingly, the programmable input / output expansion device 101 outputs the reselection signal RESEL in an active (“H”) state, and the latch signal of the latch 103-1 is applied by the reselection signal to identify the target. Data is latched in the latch 103-1. At this time, the host PC 20 performs another task until the interrupt request signal IRQ is applied.
이후 타켓(10)은 명령단계(S13)에서 명령받은 일(예를들어 디스크상의 데이타를 읽음)을 수행하여 전송한 데이타를 준비하고, 데이타준비가 완료되면, 재선택을 하기위해 데이타 버스(HD0∼HD7)상에 자신의 식별데이타(ID)를 송출하고, 통신중신호(/BSY)를 액티브(“L”)시킨다. 여기서, 티켓인 씨디-롬 드라이브는 버스상태가 프리상태인 경우에만 상기 통신중신호(/BSY)를 액티브시킨다.After that, the target 10 executes the command (for example, reading data on the disk) in the command step S13 to prepare the transmitted data, and when data preparation is completed, the data bus HD0 for reselection. It transmits its own identification data (ID) on the ~ HD7) and activates the busy signal (/ BSY) ("L"). Here, the CD-ROM drive, which is a ticket, activates the busy signal / BSY only when the bus state is free.
이에따라 오아게이트(OR)를 통해 식별데이타 비교기(103-2)가 인 이에블되어 래치(103-1)에 래치된 호스트의 타켓 식별데이타와 타켓 데이타버스(HD0∼HD7)상의 타켓자신의 식별데이타가 비교된다. 그 비교 결과 같으면(P=Q), 하이신호가 출력되어 앤드게이트(AND7), (AND8)를 통해 플립플롭(F/F2)의 클럭신호로 인가된다. 이에따라 그 플립플롭(F/F2)에서 하이신호가 출력되어 상기 호스트 피씨(20)에 액티브 상태인 인터럽트 요구신호(IRQ)로 인가된다.Accordingly, the identification data comparator 103-2 is enabled through the oragate OR and the target identification data of the host latched in the latch 103-1 and the identification data of the target itself on the target data bus HD0 to HD7. Is compared. If the comparison result is the same (P = Q), the high signal is output and applied as the clock signal of the flip-flop F / F2 through the AND gates AND7 and AND8. Accordingly, a high signal is output from the flip-flop F / F2 and applied to the host PC 20 as an interrupt request signal IRQ in an active state.
따라서 호스트 피씨(20)에 인터럽트가 걸리고 타켓이 재선택요구를 하는것으로 인지하여 프로그래머블 입/출력 확장 디바이스(101)에 쓰기신호(/WR)를 인가시킨다. 그러므로, 그 프로그래머블 입/출력 확장디바이스(101)에서는 재선택신호(RESEL)가 로우신호출력되고, 타켓선택신호(SEL)가 액트브(“H”)되어 타켓(10)에 재선택 허용응답을 해준다.Therefore, the host PC 20 is interrupted and the target recognizes that the reselection request is applied, and the write signal (/ WR) is applied to the programmable input / output expansion device 101. Therefore, in the programmable input / output extended device 101, the reselection signal RESEL is outputted low, the target selection signal SEL is activated (“H”), and the target 10 receives a reselection permission response. Do it.
타켓(10)은 상기 타켓선택신호(/SEL)가 액티브(“L”)되면, 데이타 버스(HD0∼HD7)상의 타켓 식별데이타를 거들어 들이고, 통신중신호(/BSY)를 잠시 해제(“H”)했다가 다시 액티브(“L”)시키며, 호스트 피씨(20)는 통신중신호(/BSY)가 다시 액티브 되면, 프로그래머블 입/출력 확장 디바이스(101)에 쓰기신호(/WR)를 다시 인가시켜서 상기 타켓선택신호(SEL)가 인액티브(“L”)되게한다. 이에따라 재선택단계(S19)가 완료된다.When the target selection signal / SEL is active ("L"), the target 10 inputs the target identification data on the data buses HD0 to HD7, and releases the communication signal / BSY for a while ("H"). ”) And then active again (“ L ”), and when the busy signal (/ BSY) is activated again, the host PC 20 applies the write signal (/ WR) to the programmable input / output expansion device 101 again. So that the target selection signal SEL is inactive (“L”). Accordingly, the reselection step S19 is completed.
이와같은 재선택단계(S)에서, 다른신호들 C/D=I/O=/ACK=/REA=/STB=/ACKA=/DACK=/DMA=“H”이고, IBF=RESET=DRQ=“L”이다.In this reselection step S, other signals C / D = I / O = / ACK = / REA = / STB = / ACK A = / DACK = / DMA = “H” and IBF = RESET = DRQ = “L”.
재선택단계(S19)가 완료되면, 호스트 피씨(20)는 타켓(10)의 데이타를 전송받기위한 데이타단계(S15)를 만드는데, 데이타전송경로는 타켓(10)의 데이타포트(HD0∼HD7)에서 양방향버퍼(102-1)를 통한후 데이타 드라이브 버퍼(108-1)를 통해 호스트 피씨(20)의 데이타 포트(D0∼D7)로 전송된다.When the reselection step (S19) is completed, the host PC 20 creates a data step (S15) for receiving the data of the target 10, the data transmission path of the data port (HD0 ~ HD7) of the target 10 Is transmitted through the bidirectional buffer 102-1 to the data ports D0 to D7 of the host PC 20 through the data drive buffer 108-1.
이 데이타 단계(S15)는 제12a도 내지 제12i도와 같은 타이밍도에 도시된 바와같이 호스트 피씨(20)는 데이타를 직접 메모리 억세스 콘트롤러(23)로 전달하기 위해 프로그래머블 입/출력 확장 디바이스(101)를 통해 직접 메모리 억세스신호(/DMA)를 액티브(“L”)시킨후, 타켓(10)의 요구신호(/REQ)를 기다린다.This data step S15 is performed by the host PC 20 as shown in the timing diagrams of FIGS. 12A through 12I. The programmable input / output expansion device 101 transmits the data directly to the memory access controller 23. After the memory access signal (/ DMA) is directly activated ("L") through the host, the request signal / REQ of the target 10 is waited for.
타켓(10)은 명령데이타요구신호(C/D), 입출력요구신호(I/O)를 각각 로우, 하이로 하여 데이타 단계(S15)를 만들고, 데이타 버스(HD0∼HD7)상에 데이타 1바이트를 송출한 후 요구신호(/REQ)를 로우 액티브시킨다.The target 10 makes the data step S15 by setting the command data request signal C / D and the input / output request signal I / O low and high, respectively, and then one byte of data on the data bus HD0 to HD7. After sending, activate the request signal (/ REQ) low.
호스트 피씨(20)의 직접 메모리 억세스 콘트롤러(23)는 데이타 요구신호(DRQ)가 액티브(“H”)되면, 데이타 버스상의 데이타를 읽어들이도록 데이타 인지신호(/DACK)를 액티브시켜 오아게이트(OR4)를 통해 데이타 드라이브 버퍼(108-1)를 인이에이블시키므로, 데이타를 읽어 들일 수 있게 된다. 데이타 인지신호(/DACK)가 액티브(“L”)되면 앤드게이트(AND4), (AND3)를 통해 타켓(10)의 인지신호(/ACK)를 액티브 시키게 되고, 이에 따라 타켓(10)은 요구신호(/REQ)를 해제(“H”)하면서 데이타버스(HD0∼HD7)상의 데이타 출력을 중지한다.The direct memory access controller 23 of the host PC 20 activates the data acknowledgment signal / DACK to read data on the data bus when the data request signal DRQ is active (“H”). OR4) enables the data drive buffer 108-1 so that data can be read. When the data acknowledgment signal (/ DACK) is active (“L”), the acknowledgment signal (/ ACK) of the target 10 is activated through the AND gates AND4 and AND3, and thus the target 10 requests. The data output on the data buses HD0 to HD7 is stopped while the signal / REQ is released ("H").
호스트 피씨(20)는, 타켓(10)의 인액티드된 요구신호(/REQ)와 직접 메모리 억세스신호(/DMA)에 의해 노아게이트(NOR1)를 통해 데이타요구신호(DRQ)가 인액티브 되면, 데이타 인지신호(/DACK)를 인액티브 시키고, 상기 데이타단계를 반복수행한다. 여기서 다른신호들은 /BSY=RESEL=IBF=RESET=IRQ=“L”이고, /SEL=/STB=/OBF=“H”이다.When the host PC 20 inactivates the data request signal DRQ through the noar gate NOR1 by the activated request signal / REQ of the target 10 and the direct memory access signal / DMA, The data acknowledgment signal (/ DACK) is inactivated, and the data step is repeatedly performed. The other signals are / BSY = RESEL = IBF = RESET = IRQ = “L” and / SEL = / STB = / OBF = “H”.
데이타단계(S15)가 완료되면 타켓(10)의 명령 수행에 따른 상태 데이타를 전송받는 상태 데이타단계(S16)에 들어가는데, 상태데이타 전송경로는 타켓(10)측의 데이타버스(HD0∼HD7)로부터 양방향버퍼(102-1)를 통한후 프로그래머블 입/출력 확장 디바이스(101)의 데이타버스(PA0∼PA7)를 거쳐 호스트 피씨(20)의 데이타버스(D0∼D7)로 전송된다.When the data step S15 is completed, the controller enters the state data step S16 which receives the state data according to the execution of the command of the target 10. The state data transmission path is from the data bus HD0 to HD7 on the target 10 side. After passing through the bidirectional buffer 102-1, the data is transmitted to the data buses D0 to D7 of the host PC 20 via the data buses PA0 to PA7 of the programmable input / output expansion device 101.
제13a도 내지 제13l도는 상태데이타단계(S16)의 타이밍도로서, 타켓은 명령데이타요구신호(C/D), 입출력요구신호(I/O)를 모두 하이상태로하여 상태 데이타단계(S16)를 만들고, 상태데이타를 송출하면서, 요구신호(/REQ)를 액티브시켜 인터럽트요구신호발생부(106)를 통해 인터럽트 요구신호(IRQ)를 액티브신호로 발생시킨다.13A to 13L are timing diagrams of the state data step S16. The target is a state data step S16 in which both the command data request signal C / D and the input / output request signal I / O are in a high state. And the status data are sent, the request signal / REQ is activated to generate the interrupt request signal IRQ as an active signal through the interrupt request signal generation unit 106.
호스트 피씨(20)는 인터럽트 요구신호(IRQ)가 액티브되면, 제13g도에 도시된 바와같이, 쓰기신호(/WR)를 제어하여 프로그래머블 입/출력 확장 디바이스(101)가 타켓(10)의 상태데이타를 입력받아 래치시키고, 스트로브신호(STB)를 제13h도와 같이 소정시간 액티브(“L”) 시키도록 한다.When the interrupt request signal IRQ is activated, the host PC 20 controls the write signal / WR, as shown in FIG. 13G, so that the programmable input / output expansion device 101 is in the state of the target 10. The data is received and latched, and the strobe signal STB is activated ("L") for a predetermined time as shown in FIG. 13h.
이에따라 입력버퍼풀신호(IBF)가 액티브되고, 타켓(10)에 인지신호(/ACK)를 액티브 시킨다.Accordingly, the input buffer full signal IBF is activated, and the recognition signal / ACK is activated to the target 10.
타켓(10)은 인지신호(/ACK)가 액티브 됨에따라 상태데이타 출력을 중지하고, 통신중신호(/BSY)를 인액티브시키며, 호스트 피씨(20) 중앙처리장치(22)는 프로그래머블 입/출력 확장 디바이스(101)가 입력받아 래치시킨 타켓(10)의 상태데이타를 읽어들인다. 이에따라 상기 프로그래머블 입/출력 확장 디바이스(101)에서는 입력버퍼풀신호(IBF)를 로우가되어 인지신호(/ACK)가 하이가 된다. 그 인지신호(/ACK)가 하이신호로 인액티브되면, 타켓(10)은 통신중신호(/BSY)를 인액티브시켜 버스프리(S11) 단계로 간다. 이때, 다른 신호들은 RESEL=DRQ=RESET=“L”이고, /ACKA=/OBF=/DMA=“H”이다.The target 10 stops outputting status data as the acknowledgment signal (/ ACK) is activated, inactivates the communication signal (/ BSY), and the host PC 20 CPU 22 is programmable input / output. The expansion device 101 receives an input and reads state data of the target 10 latched. Accordingly, in the programmable input / output expansion device 101, the input buffer full signal IBF is made low and the acknowledgment signal / ACK is made high. When the acknowledgment signal / ACK is inactive as a high signal, the target 10 inactivates the busy signal / BSY to go to the bus free step S11. At this time, the other signals are RESEL = DRQ = RESET = “L” and / ACK A = / OBF = / DMA = “H”.
이상에서 설명한 바와같이 타켓선택을 하고 명령단계에서 디스콘넥트 기능을 부여하여 디스콘넥트 선택시 타켓이 전송데이타를 준비 하는 동안 호스트가 다른일을 수행한 후, 재선택에 의해 준비된 타켓의 데이타를 받아들이도록 되어 있으므로, 인터페이스 시간을 줄일 수 있는 효과와 호스트 피씨의 사용효율을 높일 수 있는 효과가 있다. 또, 식별데이타를 이용하여 8대의 씨디-롬 드라이브를 동시에 연결하여 시간분할로 사용할 수 있는 효과가 있다. 또, 딥스위치를 이용하여 피씨내의 직접 메모리 억세스 채널, 인터럽트 레벨 입출력 어드레스등을 사용자가 선택할 수 있게한 효과가 있다.As described above, the target is selected and the disconnect function is given in the command step. When the disconnect is selected, the host performs another task while the target prepares the transmission data, and then the target data prepared by the reselection is displayed. It can be used to reduce the interface time and increase the efficiency of using the host PC. In addition, by using identification data, eight CD-ROM drives can be connected simultaneously and used as time division. In addition, there is an effect that a user can select a direct memory access channel, an interrupt level input / output address, etc. in the PC by using a dip switch.
Claims (8)
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910017696A KR940003319B1 (en) | 1991-10-09 | 1991-10-09 | Interface method and system between pc and cd-rom drive |
| EP92402745A EP0537072A1 (en) | 1991-10-09 | 1992-10-08 | Method and system for interfacing PC TO CD-Rom drives |
| US07/958,520 US5448700A (en) | 1991-10-09 | 1992-10-08 | Method and system for interfacing PC to CD-ROM drives |
| JP4272005A JP2502015B2 (en) | 1991-10-09 | 1992-10-09 | Method and system for interface between personal computer and compact disc ROM drive |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910017696A KR940003319B1 (en) | 1991-10-09 | 1991-10-09 | Interface method and system between pc and cd-rom drive |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930008629A KR930008629A (en) | 1993-05-21 |
| KR940003319B1 true KR940003319B1 (en) | 1994-04-20 |
Family
ID=19320973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910017696A KR940003319B1 (en) | 1991-10-09 | 1991-10-09 | Interface method and system between pc and cd-rom drive |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5448700A (en) |
| EP (1) | EP0537072A1 (en) |
| JP (1) | JP2502015B2 (en) |
| KR (1) | KR940003319B1 (en) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0135848B1 (en) * | 1993-11-20 | 1998-06-15 | 김광호 | Cd-rom drive interface circuit |
| US5611075A (en) * | 1994-10-04 | 1997-03-11 | Analog Devices, Inc. | Bus architecture for digital signal processor allowing time multiplexed access to memory banks |
| EP0784823A2 (en) * | 1994-10-04 | 1997-07-23 | Analog Devices, Inc. | Digital signal processor |
| US5634076A (en) * | 1994-10-04 | 1997-05-27 | Analog Devices, Inc. | DMA controller responsive to transition of a request signal between first state and second state and maintaining of second state for controlling data transfer |
| US5685005A (en) * | 1994-10-04 | 1997-11-04 | Analog Devices, Inc. | Digital signal processor configured for multiprocessing |
| US5619720A (en) * | 1994-10-04 | 1997-04-08 | Analog Devices, Inc. | Digital signal processor having link ports for point-to-point communication |
| JPH08129455A (en) * | 1994-10-31 | 1996-05-21 | Toshiba Corp | Disk drive system |
| JPH08221445A (en) * | 1995-02-20 | 1996-08-30 | Hitachi Ltd | Data retrieval method |
| US6018775A (en) * | 1996-07-02 | 2000-01-25 | Gateway 2000, Inc. | System with a remote wireless mass storage which provides identification of a particular mass storage stored in a cradle to the system |
| KR0174713B1 (en) * | 1996-07-13 | 1999-04-15 | 삼성전자주식회사 | Cd-rom synthetically control apparatus for computer system and method of controlling the same |
| KR20010079308A (en) * | 2001-07-06 | 2001-08-22 | 고석태 | Listening machine |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802152A (en) * | 1986-04-07 | 1989-01-31 | U.S. Philips Corporation | Compact disc drive apparatus having an interface for transferring data and commands to and from a host controller |
| US4975829A (en) * | 1986-09-22 | 1990-12-04 | At&T Bell Laboratories | Communication interface protocol |
| US5121492A (en) * | 1987-03-02 | 1992-06-09 | Meridian Data, Inc. | System for simulating access times of a CD ROM on a hard disk by slowing the operation of the hard disk |
| JP2624698B2 (en) * | 1987-08-07 | 1997-06-25 | 株式会社東芝 | Disc playback device |
| US4905184A (en) * | 1987-09-21 | 1990-02-27 | Unisys Corporation | Address control system for segmented buffer memory |
| US4888691A (en) * | 1988-03-09 | 1989-12-19 | Prime Computer, Inc. | Method for disk I/O transfer |
| JPH01300333A (en) * | 1988-05-30 | 1989-12-04 | Toshiba Corp | Data transfer system |
| US5150465A (en) * | 1988-11-30 | 1992-09-22 | Compaq Computer Corporation | Mode-selectable integrated disk drive for computer |
| US5235685A (en) * | 1989-05-11 | 1993-08-10 | Data General Corp. | Interface bus with independent data, command and direct control sections for parallel transfer of information between host and intelligent storage |
| AU7478291A (en) * | 1990-04-06 | 1991-10-30 | Sf2 Corporation | Method and apparatus for an enhanced computer system interface |
| US5257391A (en) * | 1991-08-16 | 1993-10-26 | Ncr Corporation | Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals |
-
1991
- 1991-10-09 KR KR1019910017696A patent/KR940003319B1/en not_active IP Right Cessation
-
1992
- 1992-10-08 EP EP92402745A patent/EP0537072A1/en not_active Ceased
- 1992-10-08 US US07/958,520 patent/US5448700A/en not_active Expired - Fee Related
- 1992-10-09 JP JP4272005A patent/JP2502015B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5448700A (en) | 1995-09-05 |
| JPH05204814A (en) | 1993-08-13 |
| JP2502015B2 (en) | 1996-05-29 |
| KR930008629A (en) | 1993-05-21 |
| EP0537072A1 (en) | 1993-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5673400A (en) | Method and apparatus for identifying and controlling a target peripheral device in a multiple bus system | |
| EP1389760B1 (en) | Data transfer control system, program and data transfer control method | |
| KR940003319B1 (en) | Interface method and system between pc and cd-rom drive | |
| JPS60186956A (en) | Buffer unit for input/output section of digital data processing system | |
| EP0194462A2 (en) | System bus means for inter-processor communication | |
| US7546396B2 (en) | Interface system | |
| WO1997023832A1 (en) | An apparatus and method for adapting fibre channel transmissions to an industry standard data bus | |
| US6327637B1 (en) | Interface tap for 1394-enabled serial bus device | |
| US5649233A (en) | Apparatus for flexibly selecting primary and secondary connectors and master and slave cascaded disk drives of an IDE interface | |
| JPH1083375A (en) | Scsi system | |
| US5566345A (en) | SCSI bus capacity expansion controller using gating circuits to arbitrate DMA requests from a plurality of disk drives | |
| US5379405A (en) | SCSI converter with simple logic circuit arbitration for providing bilateral conversion between single ended signals and differential signals | |
| US5611056A (en) | Method for controlling the expansion of connections to a SCSI bus | |
| US4926419A (en) | Priority apparatus | |
| US6289402B1 (en) | Bidirectional data transfer protocol primarily controlled by a peripheral device | |
| GB2584939A (en) | Information processing system, and platform | |
| JPH0844649A (en) | Data processor | |
| JPS6032225B2 (en) | Automatic data steering and data formatting device | |
| US6480924B1 (en) | Application specific integrated circuit and transceiver with multi-mode connection | |
| US5524236A (en) | Apparatus for determining the direction of signal/data flow on CSI bus for converting between single ended and differential type signals | |
| JP3014494B2 (en) | Dual port disk controller | |
| JPH07200432A (en) | Data communication method and system-linking device | |
| US20060101173A1 (en) | Pin sharing system | |
| US7093060B2 (en) | Access method and architecture of non-volatile random access memory | |
| JPH02115962A (en) | System for connecting computer device to its peripheral device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040722 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |