JPS6032225B2 - Automatic data steering and data formatting device - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置に関し、特に共通の入出力バ
スによるかあるいは情報が１つのデータ処理装置から他
のデータ処理装置に転送される通信チャンネル経由で情
報の転送を必要とするデータ処理操作に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to data processing apparatus, and more particularly to data processing apparatus for transferring information by a common input/output bus or via a communication channel in which information is transferred from one data processing apparatus to another. Concerning the required data processing operations.

従来技術においては、共通の入出力バスにより１つのコ
ンピュータ・システムから他のコンピュータ・システム
に、あるいはあるコンピュータ・システムの１装置から
同じコンピュータ・システムの別の装置へ情報を転送す
るための方法および装置が数多く知られている。In the prior art, there are methods and methods for transferring information from one computer system to another, or from one device of one computer system to another device of the same computer system, by a common input/output bus. Many devices are known.

この様な情報の転送における殆んどの従来技術による装
置は、中間装置として中央処理装置ＣＰＵの動作を必要
とし、又中央処理装置を介して他の装置と連絡する。１
システム内又は各システム相互間の連絡のための更に進
歩した装置は、中央処理装置の介を要さずにある装置か
ら他の装置への直接通信を行う。Most prior art devices for transferring such information require the operation of a central processing unit CPU as an intermediate device and communicate with other devices via the central processing unit. 1
More advanced devices for communication within and between systems provide direct communication from one device to another without the need for central processing unit intervention.

この様なシステムの１つは、１９７９王６月３０日に出
願された「インターロックされた通信システムの多重回
線インターフェース」となる名称の米国特許出願第５９
１，９６４号（本願と同じ談受人に譲渡され、１９７８
王７月１３日に特許された）に開示されており、本文に
参考のため引用する。この装置は共通のバスにより結合
された複数個の装置を提供し、これにより情報の可逆転
送が、バスに結合された１つ以上のデータ処理装置、１
つ以上の記憶装置の如き諸装置、磁気テープ記憶装置、
ディスク記憶装置、力ード読取り装置等の多種類の周辺
装置間に与えられる。更に、共通のバスを用いるデータ
処理装置が米国特許第３，８１５，０９計号‘こ示され
る。コンピュータ・システム相互間の通信については、
米国ニューヨーク州、ニューヨーク市のＪ・ウィリー＆
サンズの１９７３年刊行のＤ・Ｗ・ディビス（Ｄａｖｉ
ｅｓ）およびＤ・Ｌ・Ａ・バーバー（母ｒ戊ａｒ）著の
「コンピュータのための通信ネットワーク」なる文献に
記述されている。One such system is U.S. Patent Application No. 59, entitled "Multiple Line Interface for Interlocked Communication Systems," filed on June 30, 1979.
No. 1,964 (assigned to the same consignee as the present application, 1978
(patented on July 13, 2013) and is cited in the text for reference. The apparatus provides a plurality of devices coupled by a common bus, whereby reversible transfer of information is provided between one or more data processing devices coupled to the bus, one
devices such as two or more storage devices, magnetic tape storage devices,
It is provided among many types of peripheral devices such as disk storage devices, hard drive readers, etc. Additionally, a data processing apparatus using a common bus is shown in US Pat. No. 3,815,09'. For communication between computer systems,
J. Willey of New York City, New York, USA
D.W. Davi, published in 1973 by Sands.
es) and in the document ``Communication Networks for Computers'' by D. L. A. Barber (mother).

コンピュータ・システムが相互に通信する時、又は１つ
のコンピュータ内の各装置が相互に通信する時の１つの
問題は、異なる長さのワード又は異なるフオーマットが
各システム又は装置により使用される時表面化する。例
えば、本発明においては、ＮＭＬコントローラからの情
報の可逆転送はＨＮＰバスに取付けられてこれによりＮ
ＭＬコントローラは１６ビットワードを取扱い、ＨＮＰ
バスは１８ビットワードを取扱う。更に、多くの場合、
ＨＮＰメモリーは、内部に記憶されたワードが２つの８
ビットワードからなる１６の隣接ビット内で右寄せされ
る事を要し、ビットＡ（左側から第１のビット）および
ビットＢ（左側から第９のビット）はこのワードの上位
端部を充填する。この実例においては２つのワードが１
８ビットおよび１６ビットの長さであるが、ワードはど
んな長さで良く同じ問題を生じ得る。情報の可逆転送に
おいて生じる別の問題は、原始装置が議出し操作を自ら
が与えるアドレスにおける多くの記憶装置の１つにおい
て実施される事を要求する時に生じる。One problem when computer systems communicate with each other, or when devices within a computer communicate with each other, arises when words of different lengths or different formats are used by each system or device. . For example, in the present invention, the reversible transfer of information from the NML controller is attached to the HNP bus, thereby
ML controller handles 16 bit words and HNP
The bus handles 18-bit words. Furthermore, in many cases
HNP memory has two 8 words stored internally.
It is required to be right-justified within the 16 contiguous bits of the bit word, with bit A (first bit from the left) and bit B (ninth bit from the left) filling the upper end of this word. In this example, the two words are 1
Although 8 bits and 16 bits long, words can be of any length and cause the same problem. Another problem that arises in the reversible transfer of information arises when a primitive device requires a resolution operation to be performed on one of a number of storage devices at the address it provides.

共通バス装置には多くの装置が取付けられているため、
主記憶装置は情報を適正な装置に戻すため原始装置を識
別するための何らかの手段を有する。本発明の目的は、
１つのコンピュータ・システムから他のシステムへ、あ
るいは同じコンピュータ・システム内の１つの装置から
他の装置への情報の可逆転送の改良された装置の提供に
ある。Because many devices are attached to a common bus device,
Main memory has some means of identifying the source device in order to return information to the correct device. The purpose of the present invention is to
An improved apparatus for reversible transfer of information from one computer system to another or from one device to another within the same computer system is provided.

本発明の別の目的は、データを自動的に再書式付けを行
うための装置の提供にある。本発明の別の目的は、共通
の電気作用バスに情報の改良された転送を行う事にある
。Another object of the invention is to provide an apparatus for automatically reformatting data. Another object of the invention is to provide improved transfer of information onto a common electrical bus.

本発明の更に別の目的は、情報を要求する装置とこの情
報を与える装置間の改良された連絡の提供にある。Yet another object of the invention is to provide improved communication between devices requesting information and devices providing this information.

本発明の他の目的は、ＮＭＪコントローラに対して転速
装置を「透過」させてハードウェア又はファームウェア
の変更が該コントローラにおいて要求されない様にする
事にある。Another object of the present invention is to make the transmission "transparent" to the NMJ controller so that no hardware or firmware changes are required in the controller.

本発明の前述および他の目的については添付図面と共に
本文を照合すれば明らかになろう。The foregoing and other objects of the present invention will become apparent when the text is examined in conjunction with the accompanying drawings.

本発明の前述および他の目的に従って、８つの異なるフ
オーマットの１つを選択する装置が提供される。本発明
の装置は、上記目的を達成するため、例えば、第１のバ
スが中央処理メモリモジュールと入出力マルチプレクサ
に結合し、第２のバスが入出力制御装置を入出力マルチ
プレクサに結合させ、２つのバス上を送信されるデータ
のフオーマットが異なっている２重バスシステムにおい
て、ソース・バス上を供給されるデータのフオーマット
をあらわすフオーマツト制御信号に応答してデータをソ
ース・バスから他の目的バスに送信しなければならない
時、そのデータフオーマツトを目的バスについて所望さ
れるフオーマットに変えるため、そのデータフオーマッ
トをその目的バスについての所望データフオーマットに
変換するフオーマット制御装置を備えている。In accordance with the foregoing and other objects of the present invention, an apparatus for selecting one of eight different formats is provided. To achieve the above object, the apparatus of the present invention provides, for example, a first bus coupling a central processing memory module and an input/output multiplexer, a second bus coupling an input/output controller to an input/output multiplexer, and a second bus coupling an input/output controller to an input/output multiplexer; In a dual-bus system in which the formats of data transmitted on the two buses are different, data may be transferred from the source bus to the other destination bus in response to a format control signal representing the format of the data provided on the source bus. In order to change the data format to the desired data format for the destination bus when the data has to be transmitted to the destination bus, a format controller is provided for converting the data format to the desired data format for the destination bus.

本発明の装置の構成方法およびその操作モードは添付図
面と共に以下の詳細な記述を照合すればよく理解できる
。The manner in which the apparatus of the present invention is constructed and its mode of operation will be best understood by reference to the following detailed description in conjunction with the accompanying drawings.

本発明のデータ処理バスは、与えられたシステムにおけ
る２つの装置間に通信経路を提供する。The data processing bus of the present invention provides a communication path between two devices in a given system.

第１図は、コントローラが記憶装置およびプロセサと同
じバスに結合されるバスの１つのタイプを示す。このバ
スは、アドレス指定するための２４ビットおよびデータ
のための１６ビットを使用する。このタイプのバスは、
１９７３王６月３０日出願の前述の特許された米国特許
出願第５９１，９６４号（本願と同じ譲受人に譲渡）に
詳細に記述されており、本文にも参考のために引用され
る。前述の出願の第１図は本出願の第１図に示されたも
の以上のバスに取付けられた装置を含む事に留意すべき
である。然し、バスが設計された最大限度数迄の装置が
バスに結合される事も理解すべきである。別のバスが第
２図に示されるが、この場合基本バス・システムは２つ
のバス、即ち入出力マルチプレクサ（１０Ｍ）により分
割される１／０バスとシステム・バスに分割される。こ
のタイプのバス・システムにおいては、１／０バスは全
ての１／０コントローラをインターフエ−スし、システ
ムは言己億装置とプロセサをインターフェースする。第
２図のバス・システムのワードフオーマットは第２Ａ図
乃至第２Ｄ図に示され、第２Ａ図はバスのアドレス部分
を示し、第２Ｂおよび第２Ｄ図はデータ・フオーマツト
を示す。コントローフの少数が１／０バスに結合されて
示されているが、これは４針固迄の結合可能な装置を備
える様設計されている。然しながら、１つの１／０バス
に支持される１／０装置の数は、多くの装置が同時にい
くつかの１／０装置を支持するため、この数以上の数で
あってよい。同様に、２つの記憶装置および１つのプロ
セサは第２図のシステム・バスに結合された状態が示さ
れているが、この様ないくつかの装置は、カツシェ記憶
装置、ページ等の如き記憶装置のサブセットを含みどの
システムに対しても許容されるその最大数迄接続できる
。FIG. 1 illustrates one type of bus in which a controller is coupled to the same bus as storage and processors. This bus uses 24 bits for addressing and 16 bits for data. This type of bus is
No. 591,964, filed June 30, 1973 (assigned to the same assignee as the present application), which is incorporated herein by reference. It should be noted that Figure 1 of the aforementioned application includes more bus-mounted equipment than is shown in Figure 1 of the present application. However, it should also be understood that up to the maximum number of devices for which the bus is designed may be coupled to the bus. Another bus is shown in FIG. 2, in which the basic bus system is divided into two buses, the 1/0 bus and the system bus, which are divided by an input/output multiplexer (10M). In this type of bus system, the 1/0 bus interfaces all 1/0 controllers, and the system interfaces with all the devices and processors. The word format of the bus system of FIG. 2 is shown in FIGS. 2A-2D, with FIG. 2A showing the address portion of the bus and FIGS. 2B and 2D showing the data format. Although a small number of controllers are shown coupled to the 1/0 bus, this is designed to have up to 4 needles capable of coupling. However, the number of 1/0 devices supported on one 1/0 bus may be greater than this number since many devices support several 1/0 devices at the same time. Similarly, although two storage devices and one processor are shown coupled to the system bus in FIG. You can connect to any system up to the maximum number allowed.

これ等のタイプのバスの主な特徴は、例えばＮＭＬ記憶
装置１とＮＭ比コントローラ３の間、あるいは中央処理
装置からの介入なしにＨＮＰコントローラ５とＨＮＰ記
憶装置９間における如く１つのバス上の各装置間に通信
が直接確保できる事である。The main feature of these types of buses is that they can be used on one bus, for example between the NML storage device 1 and the NM ratio controller 3, or between the HNP controller 5 and the HNP storage device 9 without intervention from the central processing unit. Communication can be directly secured between each device.

本発明を用いてワードを１つのフオーマットから他のフ
オーマットに変更して情報を処理する装置がこれを利用
できる様にする異なる長さのワード則ち異なるフオーマ
ツトを取扱う各装置間の通信は通常このタイプである。
第１図および前述の米国特許出願第５９１，９鼠号にお
いて、典型例のＮＭＬバス・システムは、ＮＭＬ記憶装
置１およびＮＭＬ記憶装置２と結合された多重回線バス
１００を有している。The present invention can be used to change words from one format to another so that it can be utilized by devices that process the information.Communications between devices that handle words of different lengths, and therefore different formats, are typically It is a type.
In FIG. 1 and the aforementioned US patent application Ser. No. 591,9, the exemplary NML bus system includes a multiline bus 100 coupled with NML storage 1 and NML storage 2.

又、同じバス上には典型的な通信用ＮＭＬコントローフ
３、ＮＭＬコントローラ３ａ、およびＮＭＬプロセサ４
が示されている。又このバス上に結合されるものには、
例えば科学計算装置と、更にそれ自体がユニット・レコ
ード又はテープ周辺装置の如き他の周辺装置を制御する
様結合された各種のコントローラが含まれる。ＮＭＬコ
ントローラ３は、変復調装置を介して通信制御を行う様
に使用される。（前述の特許された米国特許出願第５９
１，９６４号参照）次に第２図において、ＨＮＰバス２
００はいくつかの典型的な装置をこれに接続させて示さ
れている。Also, on the same bus are a typical communication NML controller 3, NML controller 3a, and NML processor 4.
It is shown. Also, those connected on this bus include:
For example, a variety of controllers may be included that are coupled to scientific computing devices and, themselves, to control other peripherals, such as unit record or tape peripherals. The NML controller 3 is used to perform communication control via a modulation/demodulation device. (U.S. Patent Application No. 59, cited above)
1,964) Next, in Figure 2, HNP bus 2
00 is shown with some typical equipment connected to it.

本構成によれば、本発明の開示の目的のためには本文に
示された装置だけで十分であるが、図示された以上の多
くの装置がこれに接続できる事は理解すべきである。Ｈ
ＮＰバス２０川ま１／○バス２０１とシステム・バス２
０２からなっている。前述の如く、コントローラは、Ｈ
ＮＰコントｏ−ラ１乃至Ｎ，５，６およびＮＭＬコント
ローラ７の如き１／０バス２０１に接続されている。バ
ス２０２のシステム部においては、典型例のＨＮＰ記憶
装置１乃至Ｎ，８，９およびＨＮＰプロセサ１０が結合
されている。又システム・バス２０２に結合されている
のは、例えば科学計算装置（図示せず）と、大容量記憶
装置、テ−フ。装置、およびユニット・レコード装置（
図示せず）等の如き各種の周辺装置が含まれる。入出力
マルチプレクサ（１０Ｍ）１１は、主記憶装置又は中央
処理装置およびＨＮＰＩ／○バス２０１に付設された１
／０コントローラ（本文においては度々チャンネルとも
呼ばれる）の如きＨＮＰシステム・バスに付設された各
構成要素間のデータおよび制御情報に対する経路を提供
する。１０Ｍは、４つの主な装置、即ち入出力バスィン
ターフエース、システム・／ゞス・インターフエース、
データ・ポンプ、および１／０プロセサからなっている
。According to this configuration, only the devices shown in the text are sufficient for the purposes of the present disclosure, but it should be understood that many more devices than those shown can be connected thereto. H
NP Bus 20 Kawama 1/○ Bus 201 and System Bus 2
It consists of 02. As mentioned above, the controller
NP controllers 1 through N, 5, 6 and NML controller 7 are connected to the 1/0 bus 201. In the system portion of bus 202, typical HNP storage devices 1-N, 8, 9 and HNP processor 10 are coupled. Also coupled to system bus 202 are, for example, scientific computing equipment (not shown) and mass storage devices. device, and unit record device (
This includes various peripheral devices such as (not shown) and the like. The input/output multiplexer (10M) 11 is an input/output multiplexer (10M) attached to the main storage device or central processing unit and the HNPI/○ bus 201.
/0 controller (sometimes referred to herein as a channel) provides a path for data and control information between each component attached to the HNP system bus. 10M has four main devices: input/output bus interface, system/us interface,
Consists of a data pump and a 1/0 processor.

然し、これ等の装置は本発明の実施に関して必要ではな
いため、本発明の実施に必要な第３図、第６Ａ図および
第６Ｂ図に示された１０Ｍの前記部分のみについて図示
し説明することにする。ＨＮＰバス２００はこれにつな
がるどの２つの装置でも相互の連絡を許容する。However, since these devices are not necessary for the practice of the present invention, only those portions of the 10M shown in FIGS. 3, 6A, and 6B that are necessary for the practice of the present invention will be illustrated and described. Make it. HNP bus 200 allows any two devices connected to it to communicate with each other.

連絡を必要とする装置は以下に述べるバスサィクル（第
５図参照）を要求する。このバスサィクルが与えられる
と、その装置は該バス上の他のどの装置（宛先）でもア
ドレス指定できる。この特定のバスサィクルの間の情報
の転送は、ソースから宛先への一方向にのみ行われる。
あるタイプのバス交換はある応答（例えば記憶装置議出
し）を必要とする。この場合、リクェスタは応答を必要
とする事を表示し自らを識別する。要求した情報が利用
可能であると、元の宛先は要求側の装置に情報を提供す
る別のバス・サイクルに対するソースとなる。これによ
りこの場合２つのバス・サイクルを必要とする交換動作
を完了する。これ等２つのサイクル間のバスに対する介
入時間は他のシステムの通信に使われる。１つのソース
はそのバス上の他のどの装置でも宛先としてアドレス指
定できる。Devices requiring communication require the bus cycle described below (see Figure 5). Given this bus cycle, the device can address any other device (destination) on the bus. The transfer of information during this particular bus cycle occurs only in one direction, from source to destination.
Certain types of bus exchanges require certain responses (eg, storage requests). In this case, the requester identifies itself by indicating that it requires a response. If the requested information is available, the original destination becomes the source for another bus cycle providing the information to the requesting device. This completes the exchange operation, which in this case requires two bus cycles. The intervening time on the bus between these two cycles is used for communication of other systems. A source can address any other device on the bus as a destination.

各装置のアドレスは、その記憶アドレスにより識別され
る記憶タイプ装置を除いて１つのチャンネル番号により
識別される。この様な各装置に対して１つのチャンネル
番号が割当てられている。全２重通信装置は半２重通信
装置と同様２つのチャンネル番号を使用するが、あるＨ
ＮＰ全２重通信チャンネルは唯１つのチャンネル番号を
要するに過ぎない。出力専用又は入力専用装置はそれぞ
れ唯１つのチャンネル番号を使用する。チャンネル番号
は通常変更可能であり、従って１つ以上の１６進位置ロ
ータリ・スイッチ（つまみスイッチ）を装置アドレスを
表示し又はセットするために接続されたこの様な各装置
に対して使用できる。この様に、１システムが構成され
る時、チャンネル番号は、その特定のシステムに適当な
様なバスに接続された特定の装置について表示できる。
多重入出力（１／○）ボートを有する装置は、一般に１
ブロックの連続するチャンネル番号を必要とする。一例
として、４ボート装置はロータリスィッチを用いて１つ
のチャンネル番号の上位の７ビットを割当てる事ができ
、又下位の３ビットを用いてこのボート番号を袴定し出
力ボートから入力ボートを識別できる。１つのソース（
本例ではマスター装置と呼ばれる）は、アドレス・バス
のアドレス・リード上に宛先アドレスをおく事により１
つの宛先（本例ではスレーブ装置と呼ばれる）をアドレ
ス指定する。The address of each device is identified by one channel number, except for storage type devices, which are identified by their storage address. A channel number is assigned to each such device. A full-duplex communication device uses two channel numbers like a half-duplex communication device, but a certain H
NP full-duplex communication channels require only one channel number. Each output-only or input-only device uses only one channel number. The channel number is usually changeable, so one or more hexadecimal position rotary switches (thumb switches) can be used for each such device connected to display or set the device address. Thus, when a system is configured, channel numbers can be displayed for specific devices connected to such buses as appropriate for that particular system.
Devices with multiple input/output (1/○) ports generally have one
Requires consecutive channel numbers for blocks. As an example, a 4-boat device can use a rotary switch to allocate the upper 7 bits of a channel number, and use the lower 3 bits to determine this boat number and distinguish the input boat from the output boat. . One source (
(referred to as the master device in this example), by placing the destination address on the address lead of the address bus.
address one destination (referred to as a slave device in this example).

記憶基準（ＢＳＭＲＥＦ−）と呼ばれる付随する制御リ
ードの状態に従って２つの解釈のいずれかを持ち得る２
４のアドレスリードがある。マスター装置が１つのスレ
ーブ装置をアドレス指定しこのスレーブ装置が記憶装置
である時、第２Ａ図のフオーマツトが用いられる。これ
は、記憶基準信号ＢＳＭＲＥＦを真とする事により示さ
れる。然し、マスター装置が記憶装置でないスレープ装
置をアドレス指定する時、記憶基準信号ＢＳＭＲＥＦは
誤りとなり、第８Ｃ図のフオーマットが使用される。あ
るソース装暦即ちマスター装置が宛先装置則ちスレーブ
装置からの応答、例えは読出し操作を要求する時、応答
要求（斑ＲＳＶＰ十）と呼ばれる制御ビット信号により
この旨を宛先に表示する。can have one of two interpretations according to the state of the accompanying control lead called memory reference (BSMREF-)2
There are 4 address reads. When a master device addresses one slave device and the slave device is a storage device, the format of FIG. 2A is used. This is indicated by making storage reference signal BSMREF true. However, when the master device addresses a slave device that is not a storage device, the storage reference signal BSMREF will be erroneous and the format of FIG. 8C will be used. When a source or master device requests a response, eg, a read operation, from a destination or slave device, it indicates this to the destination by a control bit signal called a response request (RSVP1).

更に、ソースはアドレス・バス上のアドレスに従って一
般にデータ・バス上の１０ビットからなるそのチャンネ
ル番号を与える事により宛先に自らの識別を与え、別の
制御情報も最も下位の６ビットのデータ・バス上に与え
られる。従って宛先からの応答がソースにより要求され
る時、アドレスはアドレス・バス上に与えられ、アドレ
ス指定される宛先のタイプに従って第２Ａ図か第８Ｃ図
のフオーマツトかをとる。即ち、第２Ａ図のフオーマッ
トにより記憶装置がアドレス指定され、第８Ｃ図のフオ
ーマットにより他のタイプの装置がアドレス指定される
。更に、アドレス指定される宛先から応答が要求される
時、ソースは更にデータ・バスの最初の上位１０ビット
にそれ自体のアドレス即ちチャンネル番号を与え、又ア
ドレス・バスの下位の６ビットに制御情報を与える。こ
の後者の操作は２つのバス・サイクルで行われる。次に
第２Ａ図乃至第２Ｄ図においては、ＨＮＰバスシステム
２００のあるアドレスおよびデータのフオーマットの典
型例を示す。Additionally, the source identifies itself to the destination by giving its channel number, which typically consists of 10 bits on the data bus, according to its address on the address bus, and other control information is also given on the data bus in the least significant 6 bits. given above. Thus, when a response from a destination is requested by a source, an address is provided on the address bus and takes the format of FIG. 2A or FIG. 8C depending on the type of destination being addressed. That is, the format of FIG. 2A addresses storage devices, and the format of FIG. 8C addresses other types of devices. Additionally, when a response is requested from the destination being addressed, the source also provides its own address, or channel number, in the first 10 most significant bits of the data bus and control information in the least significant 6 bits of the address bus. give. This latter operation takes place in two bus cycles. 2A-2D, a typical example of an address and data format for HNP bus system 200 is shown.

第２Ａ図のアドレス・フオーマツトの最初の５ビットは
Ｐ，１’Ｓ，ＦおよびＲＦＵビットを含んでいる。本発
明の実施に必要な唯一のビットはＦビット即ちフオーマ
ット・ビットである。このビットは以下に更に詳細に記
述される。ビット５乃至２３は記憶場所のアドレス指定
に用いられる。第２Ｂ図はデータがＨＮＰバス・システ
ムのデータ・バス上に書式化される方法を示す。第１図
のＮＭＬバス・システムのデータ・バス・フオーマツト
が第ＩＢ図のフオーマットを有する事は既に示した。即
ち、各バイトがそれぞれ８ビットからなる２つの連続す
るバイトがある。他方、第２８図のフオーマットは上位
側でＡビットを又ビット７と８の間にＢビットを有する
１８ビットを有し、２つの８ビットのバイトはビット０
〜７とビット８〜１５からなる。第２Ｃ図のフオーマッ
トは、第ＩＢ図のフオーマットを有するＮＭＬバスから
のデータがＨＮＰバスのデータとして使用される時用い
られる。ＨＮＰバスは全部で１８ビットからなる第２Ｂ
図に示した如きデータフオーマットを有するため、第Ｉ
Ｂ図のフオーマットを有するＮＭ比バスのデータは第２
Ｄ図に示す如くあるフオーマットに再割当てされなけれ
ばならない。このフオーマットは最上位ビット位置に１
つの零を又ビット７と８の間に別の零を有する。従って
、第１８図のビット０〜７は第２Ｃ図のビット０〜７を
占め、第ＩＢ図のビット８〜１５は第２Ｃ図のビット位
置を占める。この変形は第４図の装置で示す如く容易に
行われる。第４図においては、ドライバ／レシーバＡお
よびドライバ／レシーバＢの接続が示されている。ドラ
イバ／レシーバＡは第２Ｃ図のフオーマットによる各ビ
ットに対する結合を有し、ドライバ／レシーバＢは第Ｉ
Ｂ図のフオーマットによる結合を有する。ドライバ／レ
シーバＡのＡおよびＢビットはドライバ／レシーバＢに
おけるＸターミナルに結合されている事が判る。×とは
位置が常に零である事を示す。従って、この簡単な相互
結合によれば、第ＩＢ図のフオーマツトは第２Ｃ図のフ
オーマットに、あるいはその逆に変形できる。第２Ｄ図
は、あるバスに接続された記憶装置にあるタイプの情報
を記憶させる時日ＮＰバス２０川こ使用される更に別の
ワード・フオーマットを示す。The first five bits of the address format of FIG. 2A include the P, 1'S, F and RFU bits. The only bit necessary to implement the invention is the F bit or format bit. This bit is described in more detail below. Bits 5-23 are used for addressing memory locations. FIG. 2B shows how data is formatted on the data bus of the HNP bus system. It has already been shown that the data bus format of the NML bus system of FIG. 1 has the format of FIG. IB. That is, there are two consecutive bytes, each byte consisting of 8 bits. On the other hand, the format of Figure 28 has 18 bits with an A bit on the upper side and a B bit between bits 7 and 8, with two 8-bit bytes containing bit 0.
~7 and bits 8-15. The format of Figure 2C is used when data from the NML bus having the format of Figure IB is used as data on the HNP bus. The HNP bus consists of 2nd B, which consists of 18 bits in total.
Since the data format is as shown in the figure,
The data on the NM ratio bus, which has the format shown in Figure B, is
It must be reassigned to a format as shown in Figure D. This format has a 1 in the most significant bit position.
It also has another zero between bits 7 and 8. Therefore, bits 0-7 of FIG. 18 occupy bits 0-7 of FIG. 2C, and bits 8-15 of FIG. 2B occupy the bit positions of FIG. 2C. This modification is easily accomplished as shown in the apparatus of FIG. In FIG. 4, the connections of driver/receiver A and driver/receiver B are shown. Driver/receiver A has a connection for each bit according to the format of FIG.
It has a connection in the format shown in Figure B. It can be seen that the A and B bits of driver/receiver A are coupled to the X terminal in driver/receiver B. × indicates that the position is always zero. Thus, with this simple interconnection, the format of FIG. IB can be transformed into the format of FIG. 2C, and vice versa. FIG. 2D shows yet another word format used by the NP bus 20 to store certain types of information in storage devices connected to the bus.

このフオーマツトにおいては、ＡおよびＢビットは、２
つの８ビットのバイトを連続的に残る下位ビット位置に
記憶させる２つの上位ビット位置を占める。前に述べた
如く、第８Ａ図乃至第８Ｄ図のフオーマットは、あるソ
ースがある宛先をアドレス指定して答えを予期する時使
用される。In this format, the A and B bits are 2
The two 8-bit bytes are sequentially stored in the remaining lower bit positions occupying the two upper bit positions. As previously mentioned, the format of Figures 8A-8D is used when a source addresses a destination and expects an answer.

又前に述べた如く、第８Ａ図および第８Ｃ図は、あるソ
ースが１つのタイプの記憶装置および他のタイプの装置
をそれぞれアドレス指定する時のアドレス・バスのフオ
ーマットを示す。第８Ｂ図は、この様なソースが１つの
宛先をアドレス指定してある答えを予期し、従ってそれ
自体のアドレス（即ち、チャンネル番号）をデータ・バ
スに与える時のデータ・バスのフオーマットである。第
８Ａ図において、ビット０乃至２３は記憶装置における
特定のワードのアドレス指定のために使用できる。別の
フオーマット第２Ａ図に示すが、この場合比較的小形の
記憶装置がアドレス指定されて上位のビットが制御情報
として使用される。第８Ｃ図においては、最初の８ビッ
トが各様の用途に使用できる。ビット８乃至１７はアド
レス指定される宛先のチャンネル番号であり、ビット１
８乃至２３が制御記憶装置である。本発明の実施に必要
な唯一の制御ビットは、以下に記述するビット位置とし
てのＦビットである。第８Ｄ図においては、ＨＮＰ記憶
装置の１つのデータ・フオーマツトを示し、これは上位
ビット位置にＡおよびＢビットを有し下位ビット位置１
２は２つの８ビット・バイトを有する。第８Ｄ図と第２
０は同様であるが、このフオーマットは又はこの第２の
分類に含まれる。その理由は、以下に更に詳細に論述す
る議出しサイクルの説明が容易となるためである。次に
第３図において示されるのは本発明の全体的ブロック図
である。Also as previously mentioned, FIGS. 8A and 8C illustrate the format of the address bus when a source addresses one type of storage device and another type of device, respectively. Figure 8B is the format of the data bus when such a source addresses one destination and expects a certain answer, thus providing its own address (i.e., channel number) on the data bus. . In FIG. 8A, bits 0 through 23 can be used to address a particular word in memory. An alternative format is shown in FIG. 2A in which a relatively small storage device is addressed and the upper bits are used for control information. In Figure 8C, the first eight bits can be used for various purposes. Bits 8-17 are the channel number of the destination being addressed; bit 1
8 to 23 are control storage devices. The only control bit needed to implement the invention is the F bit as a bit position described below. In FIG. 8D, one data format of the HNP storage device is shown, which has A and B bits in the upper bit positions and the lower bit positions 1.
2 has two 8-bit bytes. Figure 8D and Figure 2
0 is similar, but this format is included in this second category. The reason for this is that it facilitates the explanation of the discussion cycle, which is discussed in more detail below. Next shown in FIG. 3 is an overall block diagram of the present invention.

１０Ｍ３００は第６Ａ図乃至第６８図の論理回路を含ん
でいる。10M300 includes the logic circuits of FIGS. 6A-68.

第６Ａ図と第６Ｂ図の論理回路は示される信号に応答し
、ブロック３０１に示されるフオーマツトのどれでも選
択するためのセレクタ・コードを生成する。本発明に関
係のあるフオーマットは下記の如くである。即ち、【ａ
）ＭＭＤ１（０〜１７）３０２、【ｂ）ＭＭＤ１（２〜
９）（１０〜１７）３０３、‘ｃ〕ＢＩＤ１（０〜１７
）３０４、【ｄ｝ＢＩＤ１（１〜８）（１０〜１７）３
０５、および｛ｅ旧ＩＤ１（０〜１１）、ＢＩ山（０〜
４）３０８である。これ等のフオーマットは、適当なセ
レクタ・コードがマルチプレクサ３００１こ与えられる
時選択される。（マルチプレクサ３０川ま、米国テキサ
ス州ダラス市のテキサス・インストルメンッ社から型式
７４８１５１ＴＩとして市販されている）ＮＭＬバスは
１８ビット・システムであるから、これ等マルチブレク
サが１針園必要となる。然し、基本的原理がどのビット
数にも適用でき、従ってこれより少し、か多い数のマル
チプレクサが使用できる事が理解されよう。セレクタ・
コードは第６Ａ図および第６Ｂ図の装置により生成され
る。第６Ａ図および第６Ｂ図において示されるのはＮＡ
ＮＯゲート２６，２７、および１６で、それぞれ信号Ｉ
ＳＬＲＤＯ十００、ＩＳＬＲＤＩ＋００およびＩＳＬＲ
Ｄ２十００を生成する。これ等の同じ信号は、第３図の
ブロック３００の右緑部に示されたセレクション・コー
ドを形成する。例えば、ＢＩＤ１（１〜８，１０〜１７
）３０５を選択するためには、コード０１１を生成しな
ければならない。この事は、信号ＩＳＬＲＤＯ＋００は
ロー即ち２進数零でなければならず、信号ＩＳＬＲＤＩ
十００およびＩＳＬＲＤ２十００はハイ則ち２進数１で
なければならない事を意味する。従って、第６Ａ図およ
び第６Ｂ図によれば、ＮＡＮＤゲート２６はロー即ち２
進教養の信号を、ＮＡＮＤゲート２７および１６はそれ
ぞれ／・ィ則ち２進数１の信号を与えねばならない。Ｎ
ＡＮＤゲート２６がｏ−であるためには、ＮＡＮＤゲー
ト２６に対する両方の入力信号ＩＳＬＲＤＯ＋ＯＡおよ
びＩＳＬＲＤＯ＋肥はハイでなければならない。このＩ
ＳＬＲＤＯ＋ＯＡ信号は、システムのデータ・バス（論
理数１の時）上への１／０バス・データの設定、又はデ
ータ・バス（論理数零の時）上へのチャンネル番号およ
びフオーマット制御ビットの設定を制御する信号であり
、ＩＳＬＰＤＯ＋肥は、１０Ｍプロセサ（図示せず）が
外部の１／０則ちシステム・バスの議出し又は書込みを
行っている時このプロセサによってのみ使用される信号
である。ＩＳＬＲＤＯ＋雌信号がハイであるためには、
ＮＡＮＤゲート３１に対する少くとも１つの入力信号、
例えばｌＯＰＣＹＣ＋００信号又はＲＳＬＲ１８十ＯＭ
信号はローでなければならない。ｌＯＰＣＹＣ十０山居
号は、１０Ｍ内部の１０Ｍプロセサ（図示せず）が外部
の１／０バス即ちシステム・バスをアクセスしていなけ
ればローとなり、１０Ｍプロセサが外部の１／０則ちシ
ステム・バスをアクセスしていれば／・ィとなる。同様
に、ＲＳＬＲ１８十００信号は、１０Ｍプ。セサ（図示
せず）が／・ィの状態のあるバスをアクセスしている事
を表示するために使用される。／・ィの状態の入力信号
ＩＳＬＲＤＯ＋船に加えて、ＮＡＮＤゲート２６に対す
る入力信号ＩＳＬＲＤＯ＋ＯＡも又出力信号ＩＳＬＲＤ
Ｏ十００をローにするためには／・ィでなければならな
い。The logic circuitry of FIGS. 6A and 6B is responsive to the signals shown to generate selector codes for selecting any of the formats shown in block 301. The formats relevant to this invention are as follows. That is, [a
) MMD1 (0 to 17) 302, [b) MMD1 (2 to
9)(10-17)303,'c]BID1(0-17
)304, [d}BID1(1-8)(10-17)3
05, and {e old ID1 (0~11), BI mountain (0~
4) It is 308. These formats are selected when the appropriate selector code is applied to multiplexer 3001. (A 30-wire multiplexer is commercially available as model 748151TI from Texas Instruments Inc., Dallas, Texas, USA.) Since the NML bus is an 18-bit system, one of these multiplexers is required. However, it will be appreciated that the basic principles apply to any number of bits, so that a slightly larger number of multiplexers can be used. selector·
The code is generated by the apparatus of FIGS. 6A and 6B. Shown in FIGS. 6A and 6B is the NA
At NO gates 26, 27, and 16, respectively, the signal I
SLRDO100, ISLRDI+00 and ISLR
Generate D2000. These same signals form the selection code shown in the right green portion of block 300 in FIG. For example, BID1(1-8, 10-17
) 305, code 011 must be generated. This means that signal ISLRDO+00 must be low or a binary zero, and signal ISLRDI
1000 and ISLRD2000 mean that it must be high, ie, a binary 1. Accordingly, according to FIGS. 6A and 6B, NAND gate 26 is low or 2
NAND gates 27 and 16 must each provide a binary 1 signal. N
For AND gate 26 to be o-, both input signals ISLRDO+OA and ISLRDO+HI to NAND gate 26 must be high. This I
The SLRDO+OA signal sets 1/0 bus data on the system's data bus (when it is a logical 1) or sets the channel number and format control bits on the data bus (when it is a logical zero). ISLPDO+ is a signal used only by the 10M processor (not shown) when it is addressing or writing to the external 1/0 or system bus. For ISLRDO+female signal to be high,
at least one input signal to NAND gate 31;
For example lOPCYC+00 signal or RSLR180OM
The signal must be low. lOPCYC 10-Yama-go is low if the 10M internal 10M processor (not shown) is not accessing the external 1/0 bus, that is, the system bus; If you are accessing , it becomes /・i. Similarly, the RSLR1800 signal is 10Mp. This is used to indicate that a processor (not shown) is accessing a bus with a status of /. In addition to the input signal ISLRDO+ in the state of /., the input signal ISLRDO+OA to the NAND gate 26 also outputs the output signal ISLRDO
In order to make O100 low, it must be /.

ＩＳＬＲＤＯ＋ＯＡ信号は、ＮＯＲゲート２８に対する
両入力信号がローの時ハイとなる。ＮＯＲゲート２８に
対する両入力信号は、ＡＮＤゲート２９と３０からの出
力信号も又ローである時ローとなる。ＡＮＤゲート２９
と３０からの出力信号は、各ＡＮＤゲート２９と３０｝
こ対する入力信号の少くとも１つがローの時ローとなる
。従って、入力信号１０ＭＣＹＣ＋００又はＡＮＤゲー
ト２９に対する入力信号ＢＭＲＥＦＤ−１０はそのいず
れか又は両方がＡＮＤゲート２９におけるローの出力信
号に対してローでなければならない。同様に、入力信号
１０ＭＣＹＣ＋００およびＡＮＤゲート３０１こ対する
入力信号ＢＩＡＣＯＩ−１０のいずれか又は両方がＡＮ
Ｄゲート３０からのローの出力信号に対してローでなけ
ればならない。１／０バス２０１からシステム・バス２
０２に対する転送が生じない時は信号１０ＭＣＹＣ＋０
０はローとなる。The ISLRDO+OA signal is high when both input signals to NOR gate 28 are low. Both input signals to NOR gate 28 are low when the output signals from AND gates 29 and 30 are also low. AND gate 29
The output signals from and 30 are connected to the respective AND gates 29 and 30}
It becomes low when at least one of the corresponding input signals is low. Therefore, either or both of the input signal 10MCYC+00 or the input signal BMREFD-10 to AND gate 29 must be low relative to the low output signal at AND gate 29. Similarly, either or both of input signal 10MCYC+00 and AND gate 301 and input signal BIACOI-10 are AN
Must be low for a low output signal from D-gate 30. 1/0 bus 201 to system bus 2
When no transfer occurs for 02, signal 10MCYC+0
0 is low.

１／０バス２０２からシステム・バス２０２におけるど
の記憶モジュール８又は９に対する直接の記憶照合が行
われていない時は、信号ＢＭＲＦＥＤ−１０はローであ
る。Signal BMRFED-10 is low when there is no direct storage reference from the 1/0 bus 202 to any storage module 8 or 9 on the system bus 202.

同様に、ＡＮＤゲート３０における１０ＭＣＹＣ＋００
信号は前に述べた如くローであり、応答サイクルがシス
テム・バスを必要としない時信号ＢＩＡＣＯＩ−１０は
ハィとなる。この様な条件が満たされると、ローの出力
信号がＮＡＮＤゲート２６に生成される。これによりセ
レクタ・コードの上位ビットを示し、本例においては２
進数零である。セレクタ・コ−ドの次の最も上位のビッ
トは信号ＩＳＬＲＤＩ十００としてＮＡＮＤゲート２７
の出力側に与えられる。同じ事例において、この信号は
ハィである事が要求される。この信号は、ＮＡＮＤゲー
ト２７に対する入力信号ＩＳＬＲＤＩ＋ＯＡ又はＩＳＬ
ＣＹＣ−００のいずれか又は両方がローである時ハイと
なる。信号ＩＳＬＲＤＩ＋ＯＡは、１０Ｍプロセサ（図
示せず）が１／０バス２０１を読出している時ローとな
る。信号１０ＭＣＹＣ＋００は、１／〇バス２０１から
システム・バス２０２への転送が生じない時ローとなり
、反対に、１／０バスからシステム・バスへの転送が行
われる時はハイとなる。ＮＡＮＤゲート２７に対する入
力信号は、ＮＡＮＤゲート３２の出力信号がローの時ロ
ーとなり、又ＮＡＮＤゲート３２に対する入力信号のい
ずれか又は両方が／・ィの時ｏ‐となる。１０Ｍの１０
Ｍプロセサ（図示せず）が外部の１／０則ちシステム・
バスをアクセスするならば、ＮＡＮＤゲート３２に対す
る入力信号ｌＯＰＣＹＣ＋００は、／・ィとなり、逆に
もい○Ｍ‘こおける１０Ｍプロセサ（図示せず）が外部
１／０則ちシステム・バスをアクセスするならばローと
なる。Similarly, 10MCYC+00 in AND gate 30
The signal is low as previously described, and signal BIACOI-10 is high when the response cycle does not require the system bus. When such conditions are met, a low output signal is generated at NAND gate 26. This indicates the upper bits of the selector code, in this example 2
The base number is zero. The next most significant bit of the selector code is sent to NAND gate 27 as signal ISLRDI100.
is given to the output side of In the same case, this signal is required to be high. This signal is the input signal ISLRDI+OA or ISL to NAND gate 27.
High when either or both of CYC-00 are low. Signal ISLRDI+OA goes low when the 10M processor (not shown) is reading the 1/0 bus 201. Signal 10MCYC+00 is low when no transfer occurs from the 1/0 bus 201 to the system bus 202, and conversely goes high when a transfer from the 1/0 bus to the system bus occurs. The input signal to NAND gate 27 is low when the output signal of NAND gate 32 is low, and is o- when either or both of the input signals to NAND gate 32 are /. 10 of 10M
The M processor (not shown) is connected to an external 1/0, i.e. system
If the bus is accessed, the input signal lOPCYC+00 to the NAND gate 32 becomes /.i, and conversely, if the 10M processor (not shown) in ○M' accesses the external 1/0, that is, the system bus. Become a baro.

信号ＲＳＬＲＩ９十００は、１０Ｍプロセサ（図示せず
）が１／０バスをアクセスする時ハイとなり、逆に１０
Ｍプロセサがシステム・バスをアクセスする時ローとな
る。従って、セレクタ・コードのセレクタ・コードの次
の上位ビットがいかに生成されるかが示された。最後に
、セレクタ・コードの最下位のビットを生成するため、
ＮＡＮＤゲート１６は、セレクタ・コード０１ １を有
する要素３０５を選択する本例に対しては／・ィでなけ
ればならない。ＮＡＮＤゲート１６における出力信号Ｉ
ＳＬＲＤ２十００は、その入力信号のいずれか両方がロ
ーである時ハィとなる。従って、ＮＯＲゲート１７と１
８からの出力信号は、この事例に対しては両方ともロー
か少くとも一方がローでなければならない。ＮＯＲゲー
ト１ ７からの出力信号ＩＳＬＲＤ２十ＯＡは、その入
力信号のいずれか両方が／・ィの時ローとなる。ＮＯＲ
ゲート１７に対するハイの入力信号は、ＡＮＤゲート１
９と２０から／・ィの状態の出力信号が生じる時与えら
れる。両方の入力信号がハィの状態の時、ハィの出力信
号がＡＮＤゲート１９から生じる。同様に、／・ィの出
力信号はその両方の入力信号が／・ィの時ＡＮＤゲート
２０から生じる。１０Ｍプロセサが外部の１／０則ちシ
ステム・バスのレジスタ（図示せず）をアクセスする時
、ｌＯＰＣＹＣ＋０山居号は／・ィとなる。Signal RSLRI9000 goes high when the 10M processor (not shown) accesses the 1/0 bus;
Goes low when the M processor accesses the system bus. It has thus been shown how the next most significant bit of the selector code of the selector code is generated. Finally, to generate the least significant bit of the selector code,
NAND gate 16 must be /.i for this example to select element 305 with selector code 01 1. Output signal I at NAND gate 16
SLRD 200 is high when either or both of its input signals are low. Therefore, NOR gates 17 and 1
The output signals from 8 must be both low or at least one low for this case. The output signal ISLRD20OA from the NOR gate 17 goes low when either or both of its input signals are /. NOR
A high input signal to gate 17 is a high input signal to AND gate 1
It is given when an output signal in the state 9 and 20 occurs. A high output signal is produced from AND gate 19 when both input signals are high. Similarly, an output signal of /.i results from AND gate 20 when both of its input signals are /.i. When the 10M processor accesses an external 1/0 register (not shown) on the system bus, the lOPCYC+0 register becomes /.

１０Ｍプロセサが外部の１／０則ちシステム・バス・レ
ジスタ（図示せず）を読出す時、ＲＳＬＲ２０十ｏｑ信
号は／・ィとなる。When the 10M processor reads an external 1/0 or system bus register (not shown), the RSLR200oq signal will be /.

同様に、入力信号ＢＭＷＲＴＤ＋１０は、１／０バス２
０１からシステム・バス２０２上の記憶装置に対して直
接の記憶書込み操作がある時／・ィとなる。この／・ィ
の状態の信号は、ＡＮＤゲート２３の出力が／・ィとな
り、従ってＡＮＤゲート２３への全ての入力信号も又／
・ィとなる時に生成される。もし１／０バス２０１から
システム・バス２０２に対する転送が生じるならば、入
力信号１０ＭＣＹＣ＋００が／・ィとなる。情報の転送
が１／０バス２０１からシステム・バス２０２上のどの
記憶装置８，９に対しても生じるならば、入力信号ＢＭ
旧ＥＦＤ＋００はハイとなる。応答サイクルが要求され
ない（例えば、１／０バスによる記憶城への書込み）時
は、入力信号ＢＩＡＣＯＩ十００はハイとなる。これ等
の条件が妥当すれば、ハィの状態の信号ＩＳＬＲＤ２十
００が生成され、これは３ビットのセレク夕・コードの
下位ビットである。ＮＡＮＤゲート１６からのハイの状
態の出力信号ＩＳＬＲＤ２十００は、ＡＮＤゲート２５
，２１，２２およびＮＯＲゲート１５を用いる交番経路
に続いて同じ理由を用いて同様に選択できる。下記の表
１は、第６Ａ図および第６８図により使用される各種信
号およびその機能も識別する。従って、当技術の通常の
技術を有する者は、本装置を構成して予め定められた所
要のフオーマットを選択するセレクタ・コード信号を生
成する事ができる。表 Ｉ 前の論述から、別の装置からのデータ、又はデータの転
送に対する要求は予め定められた信号を発する事により
行われる事は容易に判る。Similarly, input signal BMWRTD+10 is 1/0 bus 2
When there is a direct storage write operation to the storage device on the system bus 202 from 01 to . The output of the AND gate 23 becomes /.i, and therefore all the input signals to the AND gate 23 also become /.
・It is generated when If a transfer occurs from the 1/0 bus 201 to the system bus 202, the input signal 10MCYC+00 becomes /. If a transfer of information occurs from the 1/0 bus 201 to any storage device 8, 9 on the system bus 202, the input signal BM
The old EFD+00 becomes high. When a response cycle is not required (eg, a write to a memory cell on the 1/0 bus), input signal BIACOI000 is high. If these conditions are valid, a high signal ISLRD200 is generated, which is the lower bit of the 3-bit select code. The high state output signal ISLRD2000 from the NAND gate 16 is output from the AND gate 25.
, 21, 22 and an alternating path using NOR gate 15 can be similarly selected using the same reasoning. Table 1 below also identifies the various signals used by FIGS. 6A and 68 and their functions. Accordingly, one of ordinary skill in the art can construct the apparatus to generate a selector code signal that selects the desired predetermined format. Table I From the previous discussion, it is easy to see that data from another device, or a request for the transfer of data, is made by issuing a predetermined signal.

これ等の信号の組合せは、自動的に１つのコードを生成
し、これは実施されあるいは要求される特定の操作に対
する適正なフオーマットを自動的に選択するのに用いら
れる。データはＢｍｌ信号と共に１／０バス１２から入
り、又ＭＭＤＩ信号と共にシステム・バス１３から入る
。通常、転送操作は、１／０データ・バス１２から第３
図の対角方向経路をとってマルチプレクサ３０を介して
システム・バス１５に転送される情報を含んでいる。こ
の対角経路においては、１０Ｍ３００のマルチプレクサ
３０１の異なる形態のどれでも選択できる。第３図にお
いては、１０Ｍ３００の一部であり、マルチプレクサ３
０１、１／０バス１４およびシステム・バス１５とイン
ターフェースする中間ＩＲＤＳバスも示されている。従
って、１／０バス１２からシステム・バス１５への転送
はその経路において１０Ｍ３００、マルチプレクサ３０
１およびＩＲＤＳバスを含んでいる。情報は又、ＭＭＤ
Ｉ信号と共に１０Ｍへ入るシステム・バス１ ３からＢ
ｍ○信号における１０Ｍからの情報を受取る１／０バス
１４に転送できる。再び内部バスＩＲＤＳがこの経路で
使用される。然し、本発明の目的においては、ＩＲＤＳ
バスは中間の受動転送エージェント即ちコンデツトとし
て見なす事ができ、これは無視できる。次に第５図にお
いて、ＨＮＰバス・システムのタイミング・タイヤグラ
ムについては詳細に次に論述する。The combination of these signals automatically generates a code that is used to automatically select the appropriate format for the particular operation being performed or required. Data comes in from the 1/0 bus 12 with the Bml signal and from the system bus 13 with the MMDI signal. Typically, transfer operations are performed from 1/0 data bus 12 to
It contains information that is transferred to system bus 15 via multiplexer 30 along the diagonal path shown. In this diagonal path, any of the different configurations of 10M300 multiplexers 301 can be selected. In Figure 3, it is part of 10M300 and multiplexer 3.
Also shown is an intermediate IRDS bus that interfaces with 01, 1/0 bus 14 and system bus 15. Therefore, a transfer from 1/0 bus 12 to system bus 15 will have 10M300, multiplexer 30 in its path.
1 and an IRDS bus. Information is also MMD
System bus 1 3 to B entering 10M with I signal
Information from 10M in the m○ signal can be transferred to the 1/0 bus 14 which receives it. Again the internal bus IRDS is used in this path. However, for the purposes of this invention, IRDS
The bus can be viewed as an intermediate passive transfer agent or conduit and can be ignored. Referring now to FIG. 5, the timing tiregram of the HNP bus system will now be discussed in detail.

どのバス・サイクルにおいても３つの識別可能な部分、
特に、最優先順位の要求装置がバスを占有する期間（７
一Ａ乃至７−Ｃ）と、マスター装置がスレーブ装置を呼
出す期間（７一Ｃ乃至７−Ｅ）と、スレーブ装置を応答
する期間（７−Ｅ乃至７一Ｇ）がある。バスが遊休状態
である時、バス要求信号（既ＲＲＥＱＴ−）は２進数１
である。時間７一Ａにおけるバス要求信号の負になる縁
部は優先順位ネット・サイクルを開始する。（時間７一
Ｂにおいて）セトルする優先順位ネットに対するシステ
ムおよび選択されるバスのマスター・ユーザ内部で許容
される非同期遅延がある。このバス上の次の信号はこの
時ＢＳＤＣＮＮ−即ちデータ・サイクルである。時間７
−ＣにおけるＢＳＤＣＮＮ−信号の２進数零への変換は
、バスの使用がマスター装置に許与された事を意味する
。その後、バス操作の第２の相は、マスターが選択され
この時データに関する情報、アドレスおよびバス２００
の制御リードをマスターが表示するスレーブ装置に自由
に転送する事を意味する。スレーブ装置は、ＢＳＤＣＮ
Ｄ−信号のストローブの負になる縁部で始まるバス操作
の第３の相を開始する様備える。このストローブ信号は
、遅延回線（図示せず）を介して茂ＤＣＮＮ−信号の負
になる縁部から例えば６０ナノ秒だけ遅れる。時間７一
ＤにおけるＢＳＤＣＮＮ−信号の負になる緑部の発生と
同時に、スレーブ装置はこの時これが自分のアドレスか
、又どんな応答の生成を必要とするかについての決定プ
ロセスを開始するため呼出されているかを知るためテス
トされる。一般に、これはスレーブ装置により肯定応答
信号（聡ＡＣＫＲ−）を生成させ、あるいは一般的では
ないが以下に述べる如くＢＳＮＡＫＲ−又は斑ＷＮＴ−
信号が生じるか、全く応答が生じない。マスター装置に
より受取られる時、時間７−Ｅにおける肯定応答信号の
負になる縁部はマスターのＢＳＤＣＮＮ−信号を時間７
一Ｆにおいて２進数１にする。時間７一Ｇにおいてはス
トローブ信号は２進数１の状態に戻り、これは時間７一
Ｆからの遅延回線（図示せず）により与えられる遅延で
ある。この様に、バス操作の第３の相においては、バス
におけるデータおよびアドレスはスレーブ装置により記
憶され、このバス・サイクルはＯＦＦになり始める。こ
のサイクルの終り、即ち斑ＤＣＮＮ−が２進数１になる
時、８Ｕの優先ネットの解を動的に可能にする。バス要
求信号はこの時生成され、もし受取られなければ、これ
は、このバスがアイドル状態に戻る事を意味し、従って
茂ＲＥＱＴ信号は２進数１の状態になる。もしバスの要
求信号がこの時、即ち図示の如く２進数零であるならば
、非同期優先ネット選択プロセスを開始し、それに続い
て斑ＤＣＮＮ−信号の別の負になる緑部が時間７−１に
おける点線により示される如く可能となる。この優先ネ
ットの解は待機する必要がないか、時間７−日における
肯定応答信号の正になる緑部によりトリガーされる必要
がないが、実際には、もしその後１つの装置がバス・サ
イクルを要求する場アイドル状態へのバスの変換の直後
の時点７一Ｆでトリガーでき、このプロセスは非同期的
方法で反復する事に留意すべきである。このタイプのバ
ス・サイクルにより転送される情報は、以下の如き内訳
となる５１の信号がある。即ち、‘ａ｝ ２４アドレス
・ビット ‘ｂ｝ １６データ・ビット 【ｃ｝ ６制御ビット ‘ｄ｝ ５保全ビットである。Three distinguishable parts of any bus cycle:
In particular, the period during which the highest priority requesting device occupies the bus (7
1A to 7-C), a period in which the master device calls the slave device (71C to 7-E), and a period in which the slave device responds (7-E to 7-G). When the bus is idle, the bus request signal (RREQT-) is a binary 1.
It is. The negative edge of the bus request signal at time 71A begins a priority net cycle. There is an asynchronous delay allowed within the system and the master user of the selected bus for the priority net to settle (at time 71B). The next signal on this bus is now BSDCNN--the data cycle. time 7
The conversion of the BSDCNN- signal to a binary zero at -C means that use of the bus has been granted to the master device. Thereafter, the second phase of bus operation is when a master is selected and information about the data, address and bus 200 is then selected.
means that the master freely transfers the control read to the slave device displayed. The slave device is BSDCN
Provision is made to begin the third phase of bus operation beginning with the negative-going edge of the D-signal strobe. This strobe signal is delayed by, for example, 60 nanoseconds from the negative edge of the DCCNN- signal via a delay line (not shown). Upon the occurrence of the negative green portion of the BSDCNN- signal at time 71D, the slave device is now called to begin the decision process as to whether this is its address and what response needs to be generated. Tested to find out if Generally, this will cause the slave device to generate an acknowledge signal (ACKR-), or less commonly, as described below, BSNAKR- or WNT-
Either a signal occurs or no response occurs at all. When received by the master device, the negative edge of the acknowledge signal at time 7-E causes the master's BSDCNN- signal to
Set the binary number to 1 at 1F. At time 71G, the strobe signal returns to its binary 1 state, which is the delay provided by the delay line (not shown) from time 71F. Thus, in the third phase of bus operation, data and addresses on the bus are stored by the slave device and the bus cycle begins to turn OFF. At the end of this cycle, when DCNN- becomes a binary 1, we dynamically enable the solution of the 8U priority net. A bus request signal is generated at this time, and if not received, this means that the bus returns to an idle state, so the REQT signal goes to a binary 1 state. If the bus request signal is at this time, i.e., a binary zero as shown, it will begin the asynchronous priority net selection process, followed by another negative green portion of the DCNN- signal at time 7- This is possible as shown by the dotted line at 1. This priority net solution does not need to wait or be triggered by the positive green part of the acknowledge signal at time 7-day, but in fact if one device then takes a bus cycle. It should be noted that the request can be triggered at time 71F immediately after conversion of the bus to the idle state, and the process repeats in an asynchronous manner. The information transferred by this type of bus cycle has 51 signals, broken down as follows: That is, 'a} 24 address bits 'b} 16 data bits [c} 6 control bits 'd} 5 integrity bits.

読出しサイクルの如きあるタイプのデータ転送は、応答
がソースに対する宛先により行われる事を必要とする。Certain types of data transfers, such as read cycles, require a response to be made by the destination to the source.

従って、２つのバス・サイクルがこのタイプのデータ転
送操作に必要となる。然し、ソース装置における１つの
タイプのフオーマットを有するデータが更に別のタイプ
のフオーマットを有する宛先装置に転送される時に１つ
の問題が生じる。第ＩＢ図のフオーマットを有するＮＭ
Ｌコントローラ３ａのデータが、ＮＭＬコントローラ７
により第２Ｃ図に示されるデータ・フオーマットに受入
れられる時変形される。書込み操作がＨＮＰ記憶装置８
のＮＭＬコントローラ７により要求される時、第２Ｃ図
に示されるデータ・フオーマットは第２Ｄ図に示すフオ
ーマットに変形（多くの場合）これねばならない。これ
は、第３図、第６Ａ図、および第６Ｂ図について前述し
た本発明により行われる。この時、例えばＨＮＰコント
ローう５がＨＮＰ記憶装置８について議出しサイクルの
実施を要求する時別の問題が生じるが、これは最初の即
ち要求サイクルの間、宛先装置のＨＮＰ記憶装置８から
読出された情報を再び受取るためにリターン・アドレス
がソース装置のＨＮＰコント。ーラ５により与えられね
ばならない。従って、第７図および第８Ａ図乃至第８０
図において、記憶論出しを要求する１／０バス２０１上
のソース装置は、アドレス・バス７０１上に記憶アドレ
スを与える。Therefore, two bus cycles are required for this type of data transfer operation. However, one problem arises when data having one type of format at a source device is transferred to a destination device having yet another type of format. NM with the format of Figure IB
The data of the L controller 3a is transferred to the NML controller 7.
is transformed when accepted into the data format shown in FIG. 2C. Write operation to HNP storage device 8
The data format shown in FIG. 2C must be transformed (in most cases) into the format shown in FIG. 2D when requested by the NML controller 7 of the NML controller 7 of FIG. This is accomplished in accordance with the invention described above with respect to FIGS. 3, 6A, and 6B. Another problem then arises when, for example, the HNP controller 5 requests the performance of a proposal cycle on the HNP store 8, which is read from the HNP store 8 of the destination device during the first or request cycle. The return address is the HNP controller of the source device in order to receive the information again. must be given by 5. Therefore, FIGS. 7 and 8A to 80
In the figure, a source device on 1/0 bus 201 requesting a storage logical provides a storage address on address bus 701.

この記憶アドレスは、記憶城のサイズに従って第８Ａ図
又は第２Ａ図のフオーマットを有する。同時に第２図の
１／０バス２０１上の要求装置則ちソース装置は、その
アドレス則ちデータ・バス７０２上にチャンネル番号と
ある制御ビットを与える。この情報は第８Ｂ図に示され
たフオーマツトを有する。アドレス・バス７０１からの
記憶アドレスは記憶アドレス・レジスタ３６に記憶され
、チャンネル番号および制御ビットはチャンネル・レジ
スタ３４と制御ビット・レジスタ３５に記憶される。記
憶アドレス・レジスタ３６によりアドレス指定される記
憶装置３８における記憶場所が読出されて、データはデ
ータ・アウト・レジスタ３３に記憶される。この時デー
外まデータ・バスの初期接続手続きを完了するために必
要なタイミング（第５図参照）が完了する時データ・バ
ス上におかれ、受取り装置へこの時変形された要求装置
はデータを受取る準備ができた事を確認し、第２のバス
・サイクルが開始し、データ・アウト・レジスタ３３か
らのデータはデータ・バス７０２上におかれ、同時にレ
ジスタ３４と３５からのチャンネル番号および制御ビッ
トは第８Ｃ図のフオーマットに従ってアドレス・バス７
０１におかれる。（記憶装置以外の装置をアドレス指定
する時これがアドレス・フオーマットである事に留意す
べきである）従って「アドレス則ちチャンネル番号はビ
ット位置９−１７上のアドレス・バス７０１におかれ、
制御ビットはビット位置１８〜２３のアドレス・バス７
０１上におかれる。然し、前述の如く、本発明に関係の
ある唯一のビットは書式化するビットであるビット２１
である。この事は、第６Ａ図の論理回路により信号ＭＭ
Ａ１２１十００として識別される。このビットが真であ
る時、データの再形式化が必要となり、再書式化のタイ
プは現行の操作に対する他の要求を表示する他の信号に
依存する事になる。又留意すべき事は、第６Ａ図も又第
２Ａ図に示されるフオーマットの書式化するビット番号
３にも応答し、第６Ａ図における信号ＢＩＡＩ０３十０
０として識別される事である。更に留意すべき事は、第
８Ｂ図のフオーマツトが１０Ｍ３００のマルチプレクサ
３０１におけるフオーマツト３０８に応答する事である
。従って、読出しサイクルが記憶装置からのソース装置
により要求される時、他の事例について詳細に既に論じ
た様に、データ・バスは自動的に本発明により再書式化
される。第９図において示されるのは典型的なコントロ
ーラのアドレス論理回路である。This storage address has the format of FIG. 8A or FIG. 2A depending on the size of the storage castle. At the same time, a requestor or source device on 1/0 bus 201 of FIG. 2 provides a channel number and certain control bits on its address or data bus 702. This information has the format shown in Figure 8B. The storage address from address bus 701 is stored in storage address register 36, and the channel number and control bits are stored in channel register 34 and control bit register 35. The memory location in memory device 38 addressed by memory address register 36 is read and the data is stored in data out register 33. At this time, when the timing required to complete the initial connection procedure of the data bus (see Figure 5) is completed, the requesting device, now transformed to the receiving device, is placed on the data bus. The second bus cycle begins and the data from data out register 33 is placed on data bus 702 while the channel number and data from registers 34 and 35 are The control bits are placed on address bus 7 according to the format of Figure 8C.
Placed at 01. (Note that this is the address format when addressing devices other than storage devices.) Therefore, "The address, or channel number, is placed on address bus 701 on bit positions 9-17,"
Control bits are on address bus 7 in bit positions 18-23.
01. However, as mentioned above, the only bit relevant to the present invention is bit 21, which is the formatting bit.
It is. This can be confirmed by the logic circuit of FIG. 6A when the signal MM
It is identified as A1211000. When this bit is true, reformatting of the data is required and the type of reformatting will depend on other signals indicating other requests for the current operation. It should also be noted that FIG. 6A is also responsive to formatting bit number 3 of the format shown in FIG. 2A, and the signal BIAI0300 in FIG.
It is to be identified as 0. It should also be noted that the format of FIG. 8B is responsive to format 308 in multiplexer 301 of 10M300. Thus, when a read cycle is requested by a source device from a storage device, the data bus is automatically reformatted according to the present invention, as already discussed in detail for other cases. Illustrated in FIG. 9 is a typical controller address logic circuit.

この論理回路は、特に４つ迄のサブュニット則ちこれに
接続される周辺装置を有するタイプのコントローラの事
例である。要素７０は、１方が記憶装置照合信号（ＢＳ
ＭＲＥＦ−）他方がそれぞれバス・アドレス斑ＡＤＯ８
−乃至ＢＳＡＤ１４に対するライン・レシ‐バを含む。
第９図におけるこの論理回路が非記憶城コントローラに
対するものであるため、要素７０の入力側およびィンバ
ータ７１の出力側の両方共記憶照合信号は２進数１であ
る。スイッチ７２は、インバータ７８を介するその反転
と同様にアドレス・リードを受取る様結合されている。This logic circuit is particularly the case for a type of controller having up to four subunits or peripherals connected thereto. Element 70 has one end connected to a storage device verification signal (BS
MREF-) The other side is the bus address spot ADO8
- to BSAD14.
Since this logic circuit in FIG. 9 is for a non-memory controller, the memory check signals at both the input of element 70 and the output of inverter 71 are binary ones. Switch 72 is coupled to receive the address read as well as its inverse via inverter 78.

このスイッチは、バス２００１こ接続された殆んどの装
置コントローラに位置され、特定の装置のアドレスにセ
ットされる。要素７０の入力側におけるバス・アドレス
・リードは、所要の装置の適正アドレスを反映するビッ
トに対する２進数零である。従って、要素７０により行
われる反転により、２進数１の信号は、２進数零として
バス２００上に受取られたアドレスの各ビットに対する
スイッチ７２の非反転入力側で与えられる。同様に、イ
ンバータ７８（リードと同様多くのインバータがある）
からの出力リードは、アドレス・ビットがバス２００上
の入れられるアドレス・ビットに対して２進数１である
各位層に対して２進数１を有する。スイッチ７２の２つ
の入力側において相互に補数となる信号により、１６隻
型スイッチ又は複数個のトグル・スイッチ、特に非集合
型の７ポールの２位置スイッチでよい内部のスイッチは
、適正な装置アドレスに対して全て２進数１の信号が、
スイッチ７２の出力ターミナルに生じる様にセットされ
ている。この様に、ゲート７３は、全て２進数１の信号
を受取り、もしこれが適正装置アドレスであり又以下に
説明する様に記憶サイクルでなければ、その出力側で２
進数零を生じる。スイッチ７２はコンパレータ機能を与
える様に様成され、少くとも１つのレベルのゲート作用
に対する必要を除き、従ってこれに対する関連する伝播
遅れがない事が判る。更に、このスイッチは、特定の装
置のアドレスを変更する取扱容易な手段を提供し、これ
によりシステムが構成される方法を簡素化する。ゲート
７３の出力は、ＭＹＣＨＡＮ−信号と呼ばれ、選択され
るスレーブに対する２進数零である。This switch is located on most device controllers connected to bus 2001 and is set to the address of a particular device. The bus address read at the input of element 70 is a binary zero for the bit reflecting the proper address of the desired device. The inversion performed by element 70 thus provides a binary one signal at the non-inverting input of switch 72 for each bit of the address received on bus 200 as a binary zero. Similarly, inverter 78 (there are many inverters as well as leads)
The output read from has a binary one for each layer whose address bit is a binary one for the input address bit on bus 200. Complementary signals at the two inputs of switch 72 ensure that the internal switch, which may be a 16-bar switch or a plurality of toggle switches, especially a non-clustered 7-pole 2-position switch, receives the correct device address. If the signal is all binary 1 for
The signal is set to occur at the output terminal of switch 72. Thus, gate 73 receives a signal that is all binary 1's, and if this is a valid device address and is not a store cycle as explained below, it outputs 2's.
Produces base zero. It will be appreciated that switch 72 is configured to provide a comparator function, eliminating the need for at least one level of gating, and thus there is no associated propagation delay for this. Additionally, the switch provides an easy-to-handle means of changing the address of a particular device, thereby simplifying the way the system is configured. The output of gate 73 is called the MYCHAN- signal and is a binary zero for the selected slave.

このＭＹＣＨＡＮ−信号は、３つのＮＯＲゲート７４，
７５、および７６の各々の１入力に結合これ、以下で判
る通り、ＡＣＫ，ＷＡＩＴ、又はＮＡＫ信号を生成する
のに用いられる。ゲート７４，７５および７６に対する
他の入力は以下の如くに受取られる。マルチプレクサ７
７は、第９図に示される如き特定のコントｏ−ラ・ロジ
ックと接続される４つ迄のサブユニット即ち周辺装置か
ら４つの信号（これ以上又は以下でもよい）を受取る様
に結合されている。This MYCHAN- signal is connected to three NOR gates 74,
75, and 76, which is used to generate the ACK, WAIT, or NAK signal, as will be seen below. Other inputs to gates 74, 75 and 76 are received as follows. multiplexer 7
7 is coupled to receive four signals (which may be more or less) from up to four subunits or peripherals connected to a particular controller logic as shown in FIG. There is.

マルチプレクサ７７の入力側で受取られるこれ等信号は
、それぞれ特定のサブュニツトが存在するか、即ちシス
テムに組込まれているかどうかをそれぞれ表示する。即
ち、１つ以上のこの様なサブュニットが接続できる。も
し１つのみが接続されるならば、この様な唯一の信号は
サブュニットの存在を示す。サブュニットが存在する事
を示すこれ等信号は、ＭＹＤＥＶＡ−，ＭＹＤＥＶＢ−
，ＭＹＤＥＶＣ−およびＭＹＤＥＶＤ−信号として示さ
れる。以下に論述するマルチプレクサ８８と同様マルチ
プレクサ７７は、部品番号７＄１５１を有するテキサス
・ィンストルメンッ社により製造される装置である。こ
の様な信号の２進数零の状態は、サブュニツトがシステ
ム内に存在する事を示す。マルチプレクサ７７は、図示
しない反転増幅器又はしシーバを介してバス２００から
受取られるアドレス信号ＢＳＡＤ１５十および既ＡＤ１
６十により使用可能となる。同じ２つのアドレス信号が
結合されてマルチプレクサ８８を可能の状態にする。こ
れ等２つのビットは、例えば４つ迄のサブュニツト則ち
装置のどれがアドレス指定されているかを示す。マルチ
プレクサ７７の出力側はＭＹＤＥＶＰ−信号で、これは
、２進数零の時アドレス指定される装置が存在する事を
表示する。この様に、各ゲート７４，７５および７６は
マルチプレクサ７７から出力を受取り、従って特定のコ
ントローラからの応答がコントローラのチャンネル番号
の存在およびコントローラが実際にシステムに付属され
存在するサブュニットを有すると言う事実により支配さ
れるのである。以下に論述する様に、この構成は、記憶
アドレス・ロジックに関して更に論述される方法で１つ
のサブュニットと次のサブュニット間の各アドレスにお
ける連続性を許容する。然し、一般には、システムにお
ける第２図に示された如き１つ以上の基本装置コントロ
ーラ５〜７を用い、又異なるタイプの周辺装置を制御す
る様に結合された各コントローラ５〜７を用い、あるい
は又コントローラを用いてか）る周辺装置を選択的に配
置する事により同じタイプの周辺装置を制御する様に結
合された全てのこの様なコントローラ５〜７を用いて、
この様な各サブュニット即ち周辺装置に対するアドレス
が連続状にできる。更に、この様なアドレスは、システ
ムの容量の大小に拘わらず、特定のアドレスがどんなタ
イプのこれと関連する周辺装置でも持ち得る様に構成す
る事ができる。他のマルチプレクサ８８は、４つのサブ
ユニツトのいずれからの表示も受取る様結合され、例え
ば実際にこの様なサブュニットがデータを受取り又は送
出する用意がある事を表示する。These signals received at the inputs of multiplexer 77 each indicate whether a particular subunit is present or integrated into the system. That is, one or more such subunits can be connected. If only one is connected, the only such signal indicates the presence of the subunit. These signals indicating the presence of a subunit are MYDEVA-, MYDEVB-
, MYDEVC- and MYDEVD- signals. Multiplexer 77, like multiplexer 88 discussed below, is a device manufactured by Texas Instruments Inc. having part number 7$151. The binary zero state of such a signal indicates that a subunit is present in the system. Multiplexer 77 receives address signals BSAD15 and AD1 received from bus 200 via an inverting amplifier or receiver (not shown).
It becomes usable by 60. The same two address signals are combined to enable multiplexer 88. These two bits indicate which of, for example, up to four subunits or devices are being addressed. The output of multiplexer 77 is the MYDEVP- signal, which when a binary zero indicates the presence of the device being addressed. In this way, each gate 74, 75 and 76 receives an output from multiplexer 77, and thus the response from a particular controller indicates the presence of the controller's channel number and the fact that the controller is actually attached to the system and has subunits present. It is controlled by. As discussed below, this configuration allows continuity at each address between one subunit and the next in a manner that will be discussed further with respect to storage address logic. However, it is common to use one or more base device controllers 5-7 as shown in FIG. 2 in the system, and each controller 5-7 coupled to control a different type of peripheral device. Alternatively, all such controllers 5 to 7 may be coupled to control peripherals of the same type by selectively arranging the peripherals using a controller.
The addresses for each such subunit or peripheral device can be serialized. Furthermore, such addresses can be configured such that a particular address can have any type of associated peripheral device, regardless of the capacity of the system. Another multiplexer 88 is coupled to receive an indication from any of the four subunits, eg, indicating that such subunit is indeed ready to receive or send data.

この様に、マルチブレクサ８８により受取られた作動可
能信号はマルチプレクサ７７により受取られる存在信号
とは異っている。この存在信号は特定のサフュニット則
ち周辺装置がシステム内に組込まれて存在するかどうか
を表示するが、作動可能信号は関連するサブュニットが
作動可能でありデータの送受ができるかどうかを自動的
に表示する。これ等の作動可能信号は、ＭＮＲＤＹＡ−
，ＭＹＲＤＹＣ−、およびＭＮＲＤＹＤ−と呼ばれる。
論理的に零である時、ＭｙＲＤＹＳ−とラベルされたマ
ルチプレクサ８８の出力は、ゲート７４，７５および７
６で受け取られた他の信号の状態に従ってＷＭＴ信号又
はＡＣＫ信号のいずれかの生成を可能にする。Thus, the enable signal received by multiplexer 88 is different from the presence signal received by multiplexer 77. The presence signal indicates whether a particular subunit or peripheral is installed and present in the system, whereas the ready signal automatically indicates whether the associated subunit is ready and able to send or receive data. indicate. These ready signals are MNRDYA-
, MYRDYC-, and MNRDYD-.
When at a logical zero, the output of multiplexer 88 labeled MyRDYS- is connected to gates 74, 75 and 7.
6 enables the generation of either a WMT signal or an ACK signal according to the state of other signals received at 6.

もし２進数零がマルチプレクサ８８のＭＹＤＤＹＳ＋出
力で生成され〉は、ＮＡＫ信号が生成されてアドレス指
定されたサブュニットが実際に作動可能ではない事を表
示する。ゲート７５と７６は他の信号を受取り、ゲート
７５は以下に説明する様にＢＤＲＢＳＹ−信号を受取り
、ゲート７６はゲート８４の出力からのＭＹＡＣＫＡ−
信号を受取る。これ等２つの信号は、フリップフロップ
８０と８１により与えられる各機能に関して説明する。
各コントローラにおいては、バス・システム２００から
データを受取るバッファ又はしジスタがある。もしこの
データ・バッファが使用中であれば、即ち消滅不能な情
報がその内部で既に開始されたならば、バッフアは使用
中である旨の表示となり、これはＤタイプ・フリップフ
ロップ８０のＤ入力において受取られ、該フリツプフ。
ツプのＤ入力は、この場合バスからドラィバを経て受取
られた茂ＤＣＮＮ＋信号であるクロック信号の受取りと
同時にそのＱ出力側で反映される。この様に、データ・
サイクルのこの時の信号則ち斑ＤＣＮＮ−信号が第５図
に示される如き２進数零の状態になる時、もしこのコン
トローラと関連するバッファが実際に使用中であれば、
フリツプフロツプ８０のＱ出力則ちＢＤＲ斑Ｙ十信号は
２進数１となり、これはＮＡＮＤゲート８５を経て２進
数零となる。ＮＯＲゲート８４の入力側に結合されたこ
の２進数零の状態はその出力側で２進数１を生成し、こ
れはこの時ゲート７６がＡＣＫ信号が生成しない様にさ
せる。然し、フリップフロップ８０のＱ出力則ちＢＤＲ
茂Ｙ−信号は２進数零であり、これはゲ‐ト７５の１入
力に与えられ、これはもし全ての入力が２進数零であれ
ばＷＡＩＴ信号を生成する。If a binary zero is generated at the MYDDYS+ output of multiplexer 88, then a NAK signal is generated to indicate that the addressed subunit is not actually ready. Gates 75 and 76 receive other signals, gate 75 receives the BDRBSY- signal as described below, and gate 76 receives the MYACKA- signal from the output of gate 84.
Receive a signal. These two signals will be discussed with respect to the respective functions provided by flip-flops 80 and 81.
In each controller there is a buffer or register that receives data from bus system 200. If this data buffer is in use, i.e. non-destructive information has already been started within it, then the buffer is in use indication, which is reflected at the D input of the D-type flip-flop 80. received at the flippf.
The D input of the chip is reflected at its Q output simultaneously with the receipt of a clock signal, in this case the DCCNN+ signal received from the bus via the driver. In this way, data
If the buffer associated with this controller is actually in use when the signal at this time in the cycle, the DCNN- signal, goes to a binary zero state as shown in FIG.
The Q output of the flip-flop 80, that is, the BDR uneven Y+ signal becomes a binary 1, which passes through the NAND gate 85 and becomes a binary 0. This binary zero state coupled to the input of NOR gate 84 produces a binary one at its output, which then causes gate 76 to prevent the generation of an ACK signal. However, the Q output of flip-flop 80, that is, BDR
The Y-signal is a binary zero, which is applied to one input of gate 75, which produces a WAIT signal if all inputs are binary zeros.

この様に、もしバッファが使用中でなくかつ他の条件が
存在するならば、ＡＣＫ信号が生成される。もしバッフ
ァが使用中であれば、他の条件に従ってＷＡＩＴ信号は
ＮＡＫ信号のいずれかが生成される。フリップフロツプ
８１は、これが第２の半読出しサイクル操作であるかど
うかを表示するのに使用される。Thus, if the buffer is not in use and other conditions exist, an ACK signal is generated. If the buffer is in use, either the WAIT signal or the NAK signal is generated depending on other conditions. Flip-flop 81 is used to indicate whether this is a second half read cycle operation.

前に述べた様に、既ＳＨＢＣ−信号はマスターにより使
用されて前に要求された情報である事をスレーブに表示
する。バスと結合された１対の装置が議出し操作（ＲＳ
ＷＲＩＴ−で表示）を開始した時から第２のサイクルが
生じて転送（斑ＳＨＢＣ−で表示）を完了する迄、両方
の装置はバスの他の全ての装置に対して使用中となり得
る。この様に、フリップフ。ップ８１の入力側について
は、ＭＹＤＣＮＮ＋信号はフリツプフロツプをクロック
し、この信号はマスターとなった装置の許与されたフリ
ップフロツプ２２のＱ出力に結合されかつこれに相等す
る論理的内容である。フリップフロップ８１のＤ入力に
おいて受取られるのはＭＹＷＲＩＴ−信号で、この信号
はこれが記憶装置議出しサイクルを開始した特定の装置
でありかつこの様な装置はこの時この記憶装置からの議
出しを待機中であり、この特定の装置がこのサイクルを
完了する時記憶装置により以後生される弟２の半読出し
サイクルを予期している事を意味する。第２の半読出し
サイクル履歴フリップフロップ８１はそのリセット入力
として共にＮＯＲゲート８２を介してリセット入力側に
結合されたＭＹＡＣＫＲ＋およびＢＳＭＣＬＲ十信号を
有する。As previously mentioned, the already SHBC- signal is used by the master to indicate to the slave that previously requested information is. A pair of devices coupled to the bus performs a resolution operation (RS
Both devices may be busy with respect to all other devices on the bus from the time they begin the transfer (indicated by WRIT-) until the second cycle occurs to complete the transfer (indicated by SHBC-). Like this, Flipf. On the input side of the flip-flop 81, the MYDCNN+ signal clocks the flip-flop, which is coupled to and has a logical content equivalent to the Q output of the granted flip-flop 22 of the mastered device. Received at the D input of flip-flop 81 is the MYWRIT- signal, which indicates that this is the particular device that has initiated the storage issue cycle and that such device is now waiting to issue from this storage device. This means that this particular device is expecting a subsequent half-read cycle of Little Brother 2 to be generated by the storage device when it completes this cycle. A second half-read cycle history flip-flop 81 has as its reset inputs the MYACKR+ and BSMCLR+ signals, both coupled to the reset input via a NOR gate 82.

茂ＭＣＬＲ＋信号は他の色々なフリップフロップに対し
て前述の如くフリップフロップ８１をリセットする様作
用し、ＭＹＡＣＫＲ＋信号はこの第２の半読出しサイク
ルが完了した事を表示する。この様に、もしフリップフ
ロップ８１がセットされると、このセット条件はフリッ
プフロツプ８１のＱ出力側に結合されてＡＮＤゲート８
３の１出力を部分的に可能にする。ＡＮＤゲート８３を
完全に可能の状態にするためには、ＢＳＳＨＢＣ＋信号
が記憶装置により生成されこれが前に要求した情報であ
る事を表示しなければならない。この様に、バスを介し
て記憶装置から入るデータによりこの信号が活動化され
ＮＯＲゲート８４を経由し、ＭＹＡＣＫＡ−信号の負に
なる緑部が生成され、これが、ゲート７６の可能状態に
よりこの特定の装置にこのバス・サイクルを要素７９を
得て肯定応答させ、ドライバ９０を介してＡＣＫ信号を
生成する。更に、又前述の如く、ＡＣＫ信号も又もし実
際にこれが第２の半バス・サイクルでなくかつバッファ
が使用中でなければ生成できる。この表示はＡＣＫ信号
を生成するためゲート８５乃至８４により与えられる。
この様に、もし特定のコントローラがバス・サイクルの
待機中であり、その第２の半読出し履歴フリップフロッ
プ８１をセットするならば、第２の半バス・サイクル信
号（ＢＳＳＨＢＣ十）の受取りのみがこの特定の装置に
対して応答され得る。The MCLR+ signal acts on the various other flip-flops as described above to reset flip-flop 81, and the MYACKR+ signal indicates that this second half-read cycle is complete. Thus, if flip-flop 81 is set, this set condition is coupled to the Q output of flip-flop 81 and
Partially enables 1 of 3 outputs. In order for AND gate 83 to be fully enabled, a BSSHBC+ signal must be generated by the storage device to indicate that this is the previously requested information. Thus, data coming in from storage via the bus activates this signal and passes through NOR gate 84 to produce the negative green portion of the MYACKA- signal, which is caused by the enable state of gate 76 for this particular signal. device acknowledges this bus cycle with element 79 and generates an ACK signal via driver 90. Additionally, and as previously mentioned, an ACK signal can also be generated if this is not actually the second half-bus cycle and the buffer is not in use. This indication is provided by gates 85-84 to generate the ACK signal.
Thus, if a particular controller is waiting for a bus cycle and sets its second half-read history flip-flop 81, it will only receive the second half-bus cycle signal (BSSHBC+). can be responded to for this particular device.

もしこの特定の装置が第２の半バス・サイクルを待機せ
ず、もしバッファが使用中でなければ、即ちもはやこの
バッファには有用な情報がなければ、ＡＣＫ信号は生成
され得る。更に、第２の半バス・サイクル信号 （既ＳＨＢＣ＋）はゲート７５と同様ゲート７４の１入
力側で受取られる。If this particular device does not wait for the second half-bus cycle and the buffer is not in use, ie, there is no longer any useful information in this buffer, an ACK signal can be generated. Additionally, a second half bus cycle signal (SHBC+) is received at one input of gate 74 as well as gate 75.

第２の半読出しサイクル・フリツプフロツプ８１がセッ
トされた時、もしこれがゲート７６において入力側で表
示される如く適正なチャンネル番号であれば得られる唯
一の出力がＡＣＫ信号である。この事は、バッファがフ
リップフロップ８川こより表示される如く使用中である
かどうかとは無関係である。この様に、ＮＡＫ信号又は
ＷＡＩＴ信号は、もし単にこれが第２の半バス・サイク
ル信号であり、即ち信号斑ＳＨＢＣ＋が２進数零であれ
ば、ゲート７４と７５により生成される。更に説明すれ
ば、コントローラにより受取られる第２の半バス・サイ
クルは、コントローラのみから見れば、ある記憶装置か
ら入り得、この記憶装置がデータをコントローラに戻す
用意がある時はＮＡＫ信号とＷＡＩＴ信号のいずれも生
成できずＡＣＫ信号のみが生成できる。この様に、もし
ＢＳＳＨＢＣ＋信号が２進数１であれば、ＮＡＫ信号も
Ｗ山Ｔ信号も生成できる。前述の如く、情報が記憶装置
から転送されつ）ある時、この記憶装置は決してＮＡＫ
又はＷ山Ｔ信号を受取れない。When the second half-read cycle flip-flop 81 is set, the only output available is the ACK signal if this is the correct channel number as indicated at the input at gate 76. This is independent of whether the buffer is in use as indicated by flip-flop 8. Thus, the NAK or WAIT signal is generated by gates 74 and 75 if it is simply the second half bus cycle signal, ie, signal spot SHBC+ is a binary zero. To further explain, the second half-bus cycle received by the controller, from the perspective of the controller only, may come from some storage device that receives the NAK and WAIT signals when the storage device is ready to return data to the controller. Neither of these can be generated; only the ACK signal can be generated. In this way, if the BSSHBC+ signal is a binary 1, both the NAK signal and the W/T signal can be generated. As previously mentioned, when information is transferred from a storage device, this storage device never receives a NAK.
Or the W mountain T signal cannot be received.

これは、本発明の装置の固有の優先構成のためである。
この記憶装置は最優先順位の装置である。もしある装置
が記憶装置に情報を送る事を要求する場合は、装置はあ
る時点でその情報を予期できる。もしこの装置が記憶装
置に対してＷＡＩＴ又はＮＡＫ信号を生成するならば、
この記憶装置は最高順位装置であるため、記憶装置はデ
ータ転送を要求した特定のコントローラに対するアクセ
スを得るべく試みを続行でき、バスを立往生できるが、
これは則ちこの記憶装置が最優先順位の装置であるため
、データが前に要求していた特定のコントローラにより
受入れられる迄これ以上のデータ転送をこのバスに確実
に禁用させる事ができる。この様に、記憶装置からのデ
ータ受取りの要求に応答して肯定応答信号のみが生じ得
る。然し、コントローラはＮＡＫ又はＷＡＩＴ信号を別
のコントローラ又は中央プロセサに対して生成する事を
許容されている。更に、一般的原則は、もし１コントロ
ーラが優先順位の更に高いコントローラからの情報を要
求すれば、要求側のコントローラは情報を受取る様作動
可能でなければならず、従ってＡＣＫ信号に応答しなけ
ればならない。作動可能なマルチプレクサ８８に関して
は、前述の如く、もしこの装置が作動可能でなければ、
他の条件が満たされても、ＮＡＫ信号が生成される。This is due to the inherent preferential configuration of the device of the present invention.
This storage device is the highest priority device. If a device requests to send information to a storage device, the device can expect that information at some point. If this device generates a WAIT or NAK signal to the storage device,
Because this storage device is the highest priority device, the storage device can continue trying to gain access to the particular controller that requested the data transfer, stalling the bus, but
This ensures that since this storage device is the highest priority device, further data transfers are prohibited on this bus until the data is accepted by the particular controller that previously requested it. In this manner, only an acknowledgment signal may occur in response to a request to receive data from a storage device. However, the controller is allowed to generate NAK or WAIT signals to another controller or to the central processor. Furthermore, the general principle is that if one controller requests information from a higher priority controller, the requesting controller must be operational to receive the information and therefore must respond with an ACK signal. It won't happen. With respect to the operable multiplexer 88, as mentioned above, if this device is not operable,
A NAK signal is generated even if other conditions are met.

ＷＡＩＴ信号の代りにＮＡＫ信号が生成される理由は、
もし２１０の如きコントローラが使用中であればターミ
ナルはミリ秒程度使用中となるよりは数マイクロ秒以上
使用中の状態になると言う事実のためである。この様に
、もしマスターに対する表示が該マスターが試みを続行
中である旨であれば、サイクルタイムは無駄になる。む
しろ、表示は、バス・サイクルを不必要に用いてシステ
ムの全体の応答を遅らせるよりも要求側の装置データ処
理を続行する事であるべきである。全ての要求側の装置
がなすべき事は、その都度宛先装置を再試行する事であ
る。前述の如く、マルチプレクサ８８のストローブ入力
は、ＭＹＦＣＯＩ＋信号として識別されるゲート８６か
らの信号を受取る。The reason why the NAK signal is generated instead of the WAIT signal is
This is due to the fact that if a controller such as 210 is busy, the terminal will be busy for more than a few microseconds rather than being busy for milliseconds. Thus, if the indication to a master is that it is continuing the attempt, cycle time is wasted. Rather, the indication should be to continue processing the requesting device data rather than unnecessarily using bus cycles and delaying the overall response of the system. All requesting devices must do is retry the destination device each time. As previously mentioned, the strobe input of multiplexer 88 receives a signal from gate 86 identified as the MYFCOI+ signal.

この信号は、ＮＯＲゲート８６の入力側で受取られた信
号の機能コードの組合せであり、か）る制御ビット即ち
機能コードは第８Ｃ図で特に示されビット１８乃至２２
として識別され、ビット２３は使用されない。これ等ビ
ット内では、機能コードは、バスに接続される各種装置
があるコードを識別できかつ前述の如く指令を出す様に
表示されている。要約すれば、ＮＡＫ信号（母ＮＡＫＲ
−）は、要素７９の受取られたＤタイプフリッブフロッ
プからドライバ９２を経てゲート７４の完全使用可能の
状態によりかつ斑ＤＣＮＤ十信号がこの様なフリップフ
ロップをクロックする時に生成される。This signal is a combination of the function codes of the signals received at the input of NOR gate 86; such control bits or function codes are particularly shown in FIG. 8C and are bits 18-22.
bit 23 is not used. Within these bits, function codes are displayed such that the various devices connected to the bus can identify certain codes and issue commands as described above. In summary, the NAK signal (mother NAKR
-) is generated from the received D-type flip-flop of element 79 via driver 92 by the fully enabled state of gate 74 and when the DCND+ signal clocks such flip-flop.

ゲート７４は、チャンネル番号が受取られ、装置アドレ
スが実際に組入れられている事およびこの装置が作動可
能でなくかつ第２の半バス・サイクルでない事の表示を
行う時、完全に使用可能となる。ＷＡＩＴ信号（ＢＳＷ
ＡＩＴ−）は、ゲート７５が完全に使用可能である時、
要素７９に含まれるそのＤタイプのフリツプフロツプか
らドライバ９１を経てバスに与えられる。ゲート７５は
、チャンネル番号が受取られ、装置アドレス番号が実際
に組入れられ、かつ実際に作動可能であり、これが第２
の半バス・サイクルではなくかつバッファが使用中であ
る事の表示を与える時、完全に使用可能となる。肯定応
答（既ＡＣＫＲ−）信号は、ゲート７６が完全に使用可
能である時要素７９に含まれるＤタイプ、フリップフロ
ップに応答してドライバ９０によりバス上に与えられる
。ゲート７６は、適正なチャンネル番号が受取られ、装
置アドレスが組込まれている旨、か）るアドレス指定さ
れた装置が実際に作動可能である旨、又バッフアが使用
中でない旨の表示が与えられる時、完全に使用可能とな
る。然し、第２の半読出しサイクル信号が受取られると
、ＡＣＫ信号はバッファが使用中であると否とを問わず
生成される。要素７９における各フリツプフロツプは、
第８図に示されるゲート２６の出力側からインバータ８
９を経て受取られた茂ＤＣＮＢ−信号に応答してクリア
される。コントローラ５〜７の如き典型的なコントロー
ラのアドレス・ロジックについて記述したが、次にある
記憶装置コントローラに対する典型的なアドレス・ロジ
ックについて論述する。Gate 74 is fully enabled when the channel number is received and indicates that the device address is actually included and that the device is not ready and not on the second half bus cycle. . WAIT signal (BSW
AIT-) when gate 75 is fully available;
The D-type flip-flop included in element 79 is applied to the bus via driver 91. Gate 75 is configured such that the channel number is received, the device address number is actually incorporated, and is actually operational;
Fully available when the buffer is not in half a bus cycle and gives an indication that it is in use. An acknowledge (ACKR-) signal is provided on the bus by driver 90 in response to a D type, flip-flop included in element 79 when gate 76 is fully enabled. Gate 76 is provided with an indication that the correct channel number has been received, that the device address has been included, that the addressed device is in fact operational, and that the buffer is not in use. fully usable at that time. However, when the second half-read cycle signal is received, the ACK signal is generated whether or not the buffer is in use. Each flip-flop in element 79 is
From the output side of the gate 26 shown in FIG.
Cleared in response to a DCNB- signal received via 9. Having described the address logic for typical controllers, such as controllers 5-7, we will now discuss typical address logic for certain storage controllers.

第１０図の記憶装置のコントローラ・ロジックは、多く
の点で第９図のロジックと類似している。バスから要素
４０により受取られたアドレス信号は、第８Ａ図に示さ
れるフオーマツトにおけるバス・アドレス信号既ＡＤＯ
Ｏ＋乃至斑ＡＤＯ７十として転送される。レシーバ４０
からのアドレス信号も又、パリティ・チェッカ４７の入
力側で受取られる。レシーバ４０からのアドレス信号お
よびィンバータ４１の出力側のアドレス信号は、第９図
に示されると同じ方法でスイッチ４２により受取られる
。もし記憶照合信号（斑ＭＲＥＦ＋）が２進数１であり
、又スイッチ４２により比較されるアドレスがスイッチ
４２の出力側で全て２進数１を生成すれば、ＮＡＮＤゲ
ート４３は完全に使用可能となり、それぞれＮＡＫ，Ｗ
ＡＩＴおよびＡＣＫ信号を生成するため使用される３つ
のＮＯＲゲート４４，４５および４６の各々の１入力側
で受取られるＭＹＭＡＤＤ−回線上に２進数零の信号を
与える。この記憶装置は、実際にＢＳＭＲＥＦ十信号が
適正な２進数の状態になければアドレス指定できない。
既に示した様に、アドレス指定されたビットはパリティ
・チェッカ４７の入力側で受取られ、このチヱッカは更
にバスで受取られたアドレスリｆリティである既ＡＰＯ
Ｏ＋ビットを受取る。The controller logic for the storage device of FIG. 10 is similar in many respects to the logic of FIG. 9. The address signals received by element 40 from the bus are bus address signals already ADO in the format shown in FIG. 8A.
It is transferred as O+ to ADO70. receiver 40
An address signal from the parity checker 47 is also received at the input of the parity checker 47. The address signals from receiver 40 and at the output of inverter 41 are received by switch 42 in the same manner as shown in FIG. If the memory verification signal (MREF+) is a binary 1 and the addresses compared by the switch 42 produce all binary 1s at the output of the switch 42, the NAND gate 43 is fully enabled and each N.A.K.,W.
A binary zero signal is provided on the MYMADD- line which is received at one input of each of the three NOR gates 44, 45 and 46 used to generate the AIT and ACK signals. This storage device cannot actually be addressed unless the BSMREF signal is in its proper binary state.
As already indicated, the addressed bits are received at the input of a parity checker 47, which checker also determines the addressability received on the bus.
Receive O+ bit.

パリテイ・チエツ力４７は、９ビットのパリテイ・チェ
ックを行い、そのＱ出力側でＭＹＭＡＤＰ−とラベルさ
れた信号を生成し、この信号はもし２進数零であればゲ
ート４４，４５および４６を使用可能とし、これにより
パリティが正しい事を表示する。ゲ−ト４４，４５，４
６に対する第３の入力は、第９図のマルチプレクサ７７
と同様なマルチプレクサ４８から受取られる。マルチプ
レクサ４８は例えばＭＹＭＯＳＡ−乃至ＭＹＭＯＳＤ一
とラベルこれる４つの入力を受取り、これ等はこの特定
のコントローラに接続された記憶モジュールのどれか１
つ又は全てがシステム内に実際に存在しているかどうか
を表示する。このため、記憶装置は完全記憶モジュール
配列か、部分配列即ちこの様な記憶モジュールの１つの
みがシステム内で接続できる配列のいずれかを取り得る
。これ等４つの記憶モジュールは、更にアドレス指定さ
れ、マルチプレクサ４８を介してテストされて、これ等
が２つのバス・アドレス信号ＢＳＡＤ０８十および母Ａ
ＤＯ９十により組入れられるかどうかを決定する。この
様に、異なる構成を有するシステムに対しては、特定の
１つの記憶装置コントローラに接続された１つの記憶モ
ジュールか、別のこの様なコントローラに接続された２
つのこの様なモジュールがあっても良く、実際に異なる
コントローラに接続された異なる記憶モジュールも別の
タイプであり得る。Parity checker 47 performs a 9-bit parity check and generates a signal labeled MYMADP- at its Q output which, if a binary zero, controls gates 44, 45 and 46. This indicates that the parity is correct. Gate 44, 45, 4
The third input to 6 is multiplexer 77 of FIG.
is received from a multiplexer 48 similar to . Multiplexer 48 receives four inputs labeled, for example, MYMOSA- to MYMOSD-, which can be used to select which one of the storage modules is connected to this particular controller.
Displays whether one or all are actually present in the system. As such, the storage device may take either a complete array of storage modules or a partial array, ie, an array in which only one such storage module can be connected within the system. These four storage modules are further addressed and tested via multiplexer 48 so that they are connected to two bus address signals BSAD08 and BSAD08.
Determine whether it is incorporated by DO90. Thus, for systems with different configurations, one storage module may be connected to a particular storage controller, or two storage modules may be connected to another such controller.
There may be two such modules, and indeed different storage modules connected to different controllers may also be of different types.

例えば、この様に半導体記憶装置が１つのコントローラ
に接続でき、磁気コア記憶装置は別のコントローラに接
続できる。更に、異なるサイズ則る記憶容量の異なる記
憶モジュールが使用できる。更に、記憶モジュールを異
なるコントローラに配置する事により、異なる速度の記
憶装置が使用でき、これによりシステムの応答速度を増
加する。又、どんなタイプのコントローラに対してもあ
る与えられた電力系と調時能力は通常にあり、通常の場
合このコントローラはこれに接続する記憶装置のパーソ
ナリティを確立する。従って、例えばもしコアと半導体
記憶装置間において必要とされる異なるタイプの記憶装
置速度又は異なるタイプのタイミングがあれば、異なる
コントローラが各タイプについて使用されねばならない
。更に、異なるコントローラの使用により、実際に記憶
装置が同じバスに薮続されてし、ても実質的に時間的に
相互に動作できるためこの記憶装置は更に迅速に動作で
きるが、１つのバスにおいて一時に唯一の転送が生じ得
、問題となるのは実際にアクセス時間に既に生じている
ため情報は必要とされるどんなアクセス時間もないこ記
憶装置において謙出される点である。前述の如く、コン
トローラは、記憶装置用のものであっても又別の周辺装
置用であっても、一般にそれ自体の特別なアドレスを有
している。For example, a semiconductor storage device can be connected to one controller in this way, and a magnetic core storage device can be connected to another controller. Furthermore, different storage modules of different sizes and storage capacities can be used. Furthermore, by placing the storage modules in different controllers, storage devices of different speeds can be used, thereby increasing the response speed of the system. Also, there is usually a given power system and timing capability for any type of controller, and this controller usually establishes the personality of the storage device to which it is connected. Thus, for example, if there are different types of storage speeds or different types of timing required between the core and the semiconductor storage device, different controllers must be used for each type. Additionally, the use of different controllers allows this storage to operate even more quickly, since the storage devices can actually operate together in time, even though they are connected to the same bus; Only one transfer can occur at a time, and the problem is that the access time has already occurred so that the information is available in storage without any required access time. As previously mentioned, a controller typically has its own special address, whether for a storage device or another peripheral device.

この様に、これに接続されて記憶モジュールの完全補数
を有する異なる記憶装置コントローラに対しては、連続
的な記憶アドレスが与えられる。更に、各記憶コントロ
ーラはこれに結合された４つの記憶モジュールを有し、
かつ各モジュールは約８，０００ワードの記憶容量を有
するものとすれば、この様な各記憶コントローラは３２
，０００ワードの記憶域に対するアクセスが提供できる
。３２，０００ワードの全記憶容量を各記憶装置コント
ローラに対してシステムに結合させれば、記憶域のアド
レスは連続的となる。In this manner, different storage controllers having a full complement of storage modules connected thereto are provided with consecutive storage addresses. Further, each storage controller has four storage modules coupled thereto;
and each module has a storage capacity of approximately 8,000 words, each such storage controller has a storage capacity of 32
,000 words of storage. With a total storage capacity of 32,000 words coupled to the system for each storage controller, storage addresses are contiguous.

操作の観点からは、連続的な記憶アドレスは、システム
のアドレス指定の目的許りでなく又システム内の応答速
度の増大のためにも重要である。前述の如く、この記憶
装置コントローラはある特性の記憶装置に対するサービ
スを提供できるに止まり、即ち磁気コア記憶装置は関連
する基本的タイミングの差のために半導体記憶素子とし
て同じ託億装置コントローラに結合できる。同じ事が異
なる速度又は電力要件の記憶装置についても通常妥当す
る。この様に、再び各誌億装置コントローラが３２，０
００ワードの記憶容量に対してサービスを提供し、記憶
装置の１６０００ワードのみが低速の記憶装置に対して
使用される別の１６０００ワードが高速の記憶装置に対
して使用されるならば、この事は２つの記憶装置コント
ローラが使用されねばならない事を意味する。然し、こ
の事は、高速と低速の記憶装置間の記憶アドレスは、記
憶装置コントローラのアドレスが３２，０００ワード離
れているため連続的とはならない事を意味する。この場
合、両方の記憶装置コントローラに同じアドレスを持た
せる事により連続的な記憶アドレスを与える事が可能で
ある。然し、この事は又、２つのコントローラの各記憶
モジュール位置が共に各コントローラにおける同じ場所
に占められる事はあり得ない事を意味する。更に、第１
のコントローラは、ＭＹＭＯＳＡ−およびＭＹＭＯＳＢ
−信号により示される如く記憶モジュール位置Ａおよび
Ｂにおける２つの８，０００ワードの記憶場所を使用す
る事になる。他のコントローラは他の２つの記憶モジュ
ール位置を使用する事になり、その存在は信号Ｍ〜ＭＯ
ＳＣ−およびＭＹＭＯＳＤ−により表示される。この様
に、これ等２つのコントローラは、あたかも１つのコン
トローラであるかの如くシステム内に現れる。更に事例
を挙げれば、この様な１つのコントローラは１つのモジ
ュールの形態でこれと結合される１つの記憶装置の８，
０００ワードを有するのみであり、同じアドレスを有す
る他の記憶モジュールは他の３つの位置におけるこの様
な３つ迄の記憶モジュールを結合させて、従って２４，
０００ワードの記憶城を提供する。この構成は、必ずし
も異なるタイプの記憶装置に限定される必要はなく、実
際には１つのコントローラに結合された欠陥を有する記
憶モジュールの問題をアドレス指定できる。例えば、そ
の装置アドレスがこの様な記憶モジュールにおける故障
の検出と同時に適当な様にセットできる別のコントロー
ラと結合された冗長記憶モジュールが提供できる。再び
ゲート４４，４５および４６の使用可能状態に関しては
、このゲートの各々は、使用可能になるため又特定の記
憶装置コントローラからの応答を許容するため、その記
憶装置コントローラのアドレスであるアドレス指定され
たモジュールがシステム内に存在しかつアドレス・パリ
ティがパリティ・チェツカ４７により示される如く適正
である旨の表示を受取らねばならない。From an operational standpoint, consecutive storage addresses are important not only for system addressing purposes, but also for increasing response speed within the system. As mentioned above, this storage device controller can only service storage devices of certain characteristics, i.e. magnetic core storage devices can be coupled to the same storage device controller as semiconductor storage devices due to the fundamental timing differences involved. . The same is usually true for storage devices of different speed or power requirements. In this way, each magazine device controller again has 32,0
00 words of storage, and only 16,000 words of storage are used for the slower storage and another 16,000 words are used for the faster storage. means that two storage controllers must be used. However, this means that the storage addresses between the fast and slow storage devices will not be contiguous because the storage controller addresses are 32,000 words apart. In this case, it is possible to provide continuous storage addresses by having both storage device controllers have the same address. However, this also means that the storage module locations of two controllers cannot both occupy the same location in each controller. Furthermore, the first
The controllers are MYMOSA- and MYMOSB
- Two 8,000 word storage locations in storage module locations A and B will be used as indicated by the signals. Other controllers will use the other two storage module locations and their presence will be indicated by the signal M~MO.
Displayed by SC- and MYMOSD-. In this way, these two controllers appear in the system as if they were one controller. By way of further example, one such controller has one storage device 8, coupled thereto in the form of one module.
000 words and other storage modules with the same address combine up to three such storage modules in the other three locations, thus 24,
Provides a memory castle of 000 words. This configuration is not necessarily limited to different types of storage devices, and can in fact address the problem of defective storage modules coupled to one controller. For example, a redundant storage module can be provided that is coupled to a separate controller whose device address can be set appropriately upon detection of a failure in such a storage module. Again with respect to the enable state of gates 44, 45 and 46, each of these gates must be addressed, which is the address of that storage controller, in order to become enabled and to allow a response from a particular storage controller. An indication must be received that the module is present in the system and that the address parity is correct as indicated by parity checker 47.

ＮＯＲゲートに対する他の入力は、こ）で述べた様に使
用中ロジックおよびロック履歴ロジックの組合せからサ
ービスされる。記憶装置コントローラの使用中の信号は
、フリップフロツプ４９により与えられ、このコントロ
ーラに接続される記憶モジュールのどれか１つが実際に
使用中である事を表示する。The other inputs to the NOR gate are serviced from a combination of busy logic and lock history logic as described above. A storage controller busy signal is provided by flip-flop 49 to indicate that any one of the storage modules connected to this controller is actually in use.

このＤタイプフリップフロップ４９はＢＤＳＣＮＮ＋信
号によりクロックされる。もしある記憶モジュールが使
用中であれば、ＷＡＩＴ信号が生成される。この様に、
もしフリツプフロツプ４９のＱ出力におけるＭＹＢＵＳ
Ｙ−信号が２進数零であれば、これは他の条件が満され
ればゲート４５を完全に使用可能の状態させ、要素５６
における関連するフリツプフロップをセットさせ、ＢＳ
ＤＣＮＤ＋信号が要素５６のクロック入力側で受取られ
る時これが行われる事が判る。この時、信号既ＤＣＮＢ
−が第９図の要素７９に対する操作における如く受取ら
れた時、このフリツプフロツプの要素５６はインバータ
６３を介してクリアされる事が判る。ゲート４６の１入
力側に結合されたＭＹＢＵＳＹ＋信号により表示される
如く、２進数零がフリップフロップ４９のＱ出力側で生
成される時、肯定応答信号が生成される。再び、ＷＡＩ
Ｔ信号は、記憶装置が依然として使用中であるため非常
に短い遅延が生じる事を意味する事が判る。ＡＣＫ，Ｎ
ＡＫ又はＷＡＩＴ信号のどれが生成されるかを表示する
他の条件は、操作に入る事ができる他のどんなロックさ
れた装置も要さずに装置が特定の記憶場所にアクセスで
きる多重サイクル・バス転送を前述の如く有するロック
信号である。This D type flip-flop 49 is clocked by the BDSCNN+ signal. If a storage module is in use, a WAIT signal is generated. Like this,
If MYBUS at the Q output of flip-flop 49
If the Y-signal is a binary zero, this will cause gate 45 to be fully enabled if other conditions are met, and element 56 will be fully enabled.
Set the relevant flip-flops in BS
It can be seen that this is done when the DCND+ signal is received at the clock input of element 56. At this time, the signal already DCNB
- is received as in the operation on element 79 of FIG. An acknowledge signal is generated when a binary zero is generated at the Q output of flip-flop 49, as indicated by the MYBUSY+ signal coupled to one input of gate 46. Again, WAI
It can be seen that the T signal means that the storage device is still in use so there will be a very short delay. ACK,N
Other conditions that indicate whether an AK or WAIT signal is generated are multi-cycle buses that allow a device to access a particular memory location without the need for any other locked devices to enter operation. A lock signal with transfer as described above.

このロックされた操作の効果は、ある種類の操作に対す
る単一サイクルの完了以上に記憶装置コントローラの使
用中の条件を延長する事である。シーケンスの最後のサ
イクルが完了する前にロック操作を開始させようとする
装置はＮＡＫ信号を受取る。然し、記憶装置は本文で説
明するように記憶要求に対し依然として応答する。これ
等サイクル間の介入時間が転送に関与しない他の装置に
より使用できる事に留意され度い。２個以上の装置に対
して例えば記憶装置の如き同じ資源を共用する事が望ま
しい場合主としてロック操作が使用される。The effect of this locked operation is to extend the in-use condition of the storage controller beyond the completion of a single cycle for certain types of operations. A device attempting to initiate a lock operation before the last cycle of the sequence is completed will receive a NAK signal. However, the storage device still responds to storage requests as described in the text. It should be noted that these inter-cycle intervention times can be used by other devices not involved in the transfer. Locking is primarily used when it is desirable for two or more devices to share the same resource, such as a storage device.

どんな数のバス・サイクルでも包含し得るロック操作は
、共用される資源の制御を把握する特定の装置によりア
ン。ックされる。共用資源がロックされる間、他のこの
様な装置がロック制御信号を生じるならば共用資源のア
クセスを要する他の装置がロック・アウトされる。ロッ
ク制御信号が存在しない時は、この様な他の装置は、例
えば緊急の要求則ち手続きを処理するため共用資源に対
するアクセスを行う事ができる。ロック制御信号を生じ
るどの装置も共用資源に対するアクセスを得る前に、こ
れをロックされた操作に含まれるかどうかを知るため資
源をテストし、次いで同じバス−サイクルの間、もし資
源がロックされた操作を含まなければ、資源に対するア
クセスを得る。この様に、資源を共用するためのロック
された操作は、適当な制御則ちロック制御信号を発する
装置間で有効である操作であり、例えば情報のテーブル
が記憶される記憶の一部を共用するために使用できる事
が判る。Lock operations, which can involve any number of bus cycles, are unlocked by a particular device that assumes control of the shared resource. will be checked. While the shared resource is locked, other devices requiring access to the shared resource are locked out if other such devices generate lock control signals. In the absence of a lock control signal, such other devices can gain access to shared resources, for example, to handle urgent requests or procedures. Before any device that generates a lock control signal gains access to a shared resource, it tests the resource to see if it is involved in a locked operation, and then during the same bus cycle, if the resource is locked. Gain access to the resource if it does not involve any operations. Thus, locked operations for sharing resources are operations that are valid between devices that issue appropriate control rules or lock control signals, such as sharing a portion of memory in which a table of information is stored. It turns out that it can be used to

更に、もし装置の１つが共用資源における情報を変更す
る事を必要とする場合、部分的に変更された情報のみへ
のアクセスを得ずむしろこの様な全変更がなされた後に
のみアクセスが許容される様に他の装置がロック・アウ
トできる。読出し修正書込み操作はこの様な場合に含ま
れ得る。ロックされた操作を用いれば、マルチ・プロセ
シング・システムが支持できる事が判る。例えば、２つ
の中央処理装置を同じバス・システム２０川こ接続させ
て、この両者はもしロックされた操作が使用され）ば介
入ないこバスに接続された記憶装置を共用できる。以下
で判る様に、ロックされた操作に対する斑ＳＨＢＣ−信
号はこれ迄に論述したものと若干異なる方法で使用され
る。Furthermore, if one of the devices needs to change information in a shared resource, it may not gain access to only the partially changed information, but rather is granted access only after all such changes have been made. other devices can be locked out. Read-modify-write operations may be included in such cases. It can be seen that using locked operations can support multi-processing systems. For example, two central processing units can be connected to the same bus system 20 and both can share the storage connected to the intervening bus if locked operation is used. As will be seen below, the specular SHBC-signal for locked operation is used in a slightly different manner than previously discussed.

ロックされた操作の間、斑ＳＨＢＣ−信号は、テストお
よびロック手続きにより共用された資源に対するアクセ
スを得、かつロックされた操作を完した時共用資源をァ
ンロックするため１つの資源を共用しようとする装置に
より発生させられる。この様に、第１０図により判る通
り、ロック履歴フリップフロツプ５０が与えられ、もし
セットされ）ば、ロックされた操作が処理中である事を
示し、これによりＮＡＫ信号をドライバ５９を介して要
求装置に対して発生させる。During a locked operation, the specular SHBC-signal attempts to share one resource to gain access to the shared resource by test and lock procedures, and unlock the shared resource when completing the locked operation. generated by the device. Thus, as can be seen in FIG. 10, lock history flip-flop 50 is provided and, if set, indicates that a locked operation is in progress, thereby sending a NAK signal to the requesting device via driver 59. generated against.

第１０図のロジックが共用資源に対するバス・システム
２００のインターフェース・ロジックを表示するものと
すれば、ＢＳＬＯＣＫ＋信号（２進数１の状態）は要素
５６のＡＮＤゲート５２とフリツプフロツプＤ３の両者
により受取られる。これにより要素５６は、ＡＮＤゲー
ト５ １の１入力側で受取られるＭＹＬＯＣＫ＋信号を
生成する。もしロック履歴フリツプフロツプがセットさ
れなければ、ＮＡＫＨＩＳ＋信号が２進数零となり、こ
れによりゲート５２に対する他の２つの入力側の状態と
は無関係にゲート４６の１入力側で２進数零を生成する
。もしゲート４６の全ての入力側が２進数零を受取るな
らば、これよりこの装置に対する現行アドレスが受取ら
れた事、および共通の要素則ちバッファが使用中でない
事を表示し、信号ＢＳＬＯＣＫ＋に応答した要素５６と
ドライバ６ １を介してＡＣＫ信号が生成される。ＡＣ
Ｋ信号は最後にＡＮＤゲート５１を使用可能にして、ロ
ックされた操作の開始においてＢＳＬＯＣＫ＋信号の２
進数１の状態で受取られるそのＤ入力における信号ＢＳ
ＳＨＢＣ−の２進数１の状態に応答して履歴フリツブフ
ロツブ５０をセットする。この様に、同じバス・サイク
ルの間テストおよびロック操作が実施される。もしフリ
ツプフロツプ５０が既に信号既ＬＯＣＫ＋とＢＳＳＨＢ
Ｃ−の２進数１の状態の受取りの時点でセットされてい
たならば、２進数１の信号はＡＮＤゲート５２の出力側
で生成され、これによりインバータ５８の出力側におい
て２進数零を生成し、他の状件が全て満たされればＡＮ
Ｄゲート４４を使用可能にしてＮＡＫ信号を生成する。Assuming that the logic of FIG. 10 represents the interface logic of bus system 200 to shared resources, the BSLOCK+ signal (binary 1 state) is received by both AND gate 52 of element 56 and flip-flop D3. Element 56 thereby generates a MYLOCK+ signal which is received at one input of AND gate 51. If the lock history flip-flop is not set, the NAKHIS+ signal will be a binary zero, thereby producing a binary zero at one input of gate 46, regardless of the state of the other two inputs to gate 52. . If all inputs of gate 46 receive a binary zero, this indicates that the current address for this device has been received and that the common element or buffer is not in use and responds to signal BSLOCK+. An ACK signal is generated through the element 56 and the driver 61. A.C.
The K signal finally enables the AND gate 51 to enable the 2 of the BSLOCK+ signal at the start of locked operation.
Signal BS at its D input received in base 1 state
The history flipflop 50 is set in response to the binary 1 state of SHBC-. In this way, test and lock operations are performed during the same bus cycle. If flip-flop 50 already has signals LOCK+ and BSSHB
If set upon receipt of the binary 1 state of C-, a binary 1 signal is produced at the output of AND gate 52, which produces a binary zero at the output of inverter 58. If all other conditions are met, then AN
D-gate 44 is enabled to generate the NAK signal.

この様に、このテストおよびロック操作は、別の装置に
共用資源を使用させないＮＡＫ応答を生じる。共用資源
を用いる装置が一たんその操作を終了すると、資源をア
ンロックしなければならない。This test and lock operation thus results in a NAK response that does not allow another device to use the shared resource. Once a device using a shared resource has finished its operation, the resource must be unlocked.

これは、ユーザー装置から信号ＢＳＬＯＣＫ＋の２進数
１の状態および信号斑ＳＨＢＣ−の２進数零の状態の受
取りにより行われる。このため、第１０図のロジックは
ＡＣＫ応答が可能となり、ゲート５１を使用可能とし、
これにより信号斑ＳＨＢＣ−の２進数零の状態のために
履歴フリップフロツプ５０を有効にリセットする。共用
資源はこの時他の装置に対してＡＣＫ応答を自由に行う
。共用資源は信号ＢＳＬＯＣＫ十の２進数１の状態を生
じる他の装置をロック・アウトするのみである事が判る
。This is accomplished by receiving from the user equipment the binary one state of signal BSLOCK+ and the binary zero state of signal spot SHBC-. Therefore, the logic in FIG. 10 enables an ACK response and enables the use of the gate 51.
This effectively resets the history flip-flop 50 due to the binary zero state of the signal spot SHBC-. The shared resource is then free to send an ACK response to other devices. It can be seen that the shared resource only locks out other devices producing a binary 1 state of signal BSLOCK.

もし例えばある装置が、信号ＮＡＫＨＩＳ＋が２進数１
となる様にその履歴フリツプフロップをセットさせる共
用資源にアクセスを要し、次いで信号ＢＳＬＯＣＫ十が
２進数零であれば、ＡＮＤゲート５２の出力側は２進数
零となり、これによりＷＮＴ応答かＡＣＫ応答かの他の
条件に従ってＮＡＫ応答を禁止および可能の状態にする
。For example, if a device has a signal NAKHIS+ that is a binary 1
If a shared resource is required to set its history flip-flop so that The NAK response is prohibited and enabled according to other conditions of the response.

この様に、装置はロックされた操作に含まれていても、
共用資源に対するアクセスを得る事ができる。この様に
、そのコントローラからのＷＡＩＴ信号の生成も比較的
高い優先順位の装置則ちコントローラにバス・サイクル
のシーケンスに中断させて必要に応じてバスを使用させ
る。In this way, even if the device is included in locked operation,
Gain access to shared resources. In this manner, generation of the WAIT signal from the controller also causes the higher priority device, ie, the controller, to interrupt the sequence of bus cycles and use the bus as needed.

もしサービスを要求する高い優先順位の装置がなければ
、マスターにより肯定応答が受取られこれによりＷＡＩ
Ｔ条件を終了する迄特定のマスターノスレーブ構成が維
持される。これに続いて、別のユーザのバスの使用が許
容される。この様に、信号茂ＤＣＮＮ十はスレーブに３
つの応答則ちＮＡＫ，ＷＡＩＴ又はＡＣＫ信号のいずれ
でも生成させる。これ等のどの応答の終りでも、新らし
い優先順位ネット・サイクルが生じ、この特定の装置が
バスに対するアクセスを得、あるいは別の高い優先順位
の装置がバスを獲得する。この時了解すべき事は、バス
上の信号状態は装置に対して内部に示されるこれ等信号
に対して２進状態の反転である事である。例えば、記憶
照合信号はバス上で例えばドライバ５９，６０又は６１
としシーバ４０間ではある状態にあり又コントローラ自
体においてはその反対の状態にあると言われる。更に前
述の如く、バス上で接続されたどのコントローラ間の第
４の応答は全く応答がないと言うものである。この様に
、もしマスターの１つが記憶装置からのサービスを呼出
しており、この記憶装置はシステム内に組込まれていな
いならば、当技術においては公知のタイム・アウト要素
がある時間例えば５マイクロ秒だけ後である信号を生成
し、これによりＮＡＫ信号を生成する。この時、中央プ
ロセサは割込みやトラップ・ルーチンの如き作用を行う
。再び記憶装置の使用中の状態のフリツプフロップ４９
の操作に関して、データ入力はバス操作と非同期の信号
ＭＯＳＢＳＹ＋を受取る様結合されている。If there is no higher priority device requesting service, an acknowledgment is received by the master which causes the WAI
The particular master-no-slave configuration is maintained until the T condition is terminated. Following this, another user is allowed to use the bus. In this way, the signal level DCNN ten is 3 to the slave.
Either one of the following responses is generated: NAK, WAIT, or ACK signals. At the end of any of these responses, a new priority net cycle occurs and this particular device gains access to the bus, or another higher priority device gains the bus. It should be understood at this time that the signal states on the bus are the inverse of the binary states relative to those signals presented internally to the device. For example, the memory verification signal may be transmitted on the bus to drivers 59, 60 or 61, for example.
It is said that there is one state between the receiver and the receiver 40, and the opposite state within the controller itself. Further, as mentioned above, the fourth response between any controllers connected on the bus is no response at all. Thus, if one of the masters is invoking a service from a storage device, and this storage device is not integrated into the system, there is a timeout factor known in the art, e.g., 5 microseconds. after which the NAK signal is generated. At this time, the central processor performs functions such as interrupt and trap routines. The flip-flop 49 is again in the state where the storage device is in use.
For operation, the data input is coupled to receive signal MOSBSY+, which is asynchronous to bus operation.

この信号は、どのコントローラに対するバス上で生じる
操作とも無関係の時点で受取ることができる。信号ＢＳ
ＤＣＮＮ十がフリツプフロツプ４９のクロック入力側に
おいてマスターから受取る時、記憶装置の状態、即ちこ
の時点で記憶装置が使用中であるかどうかに関する履歴
が記憶される。この様に、このためバス・サイクルに対
する応答における混乱が除かれる。フリップフロップ４
９により与えられる履歴保持なしに、ＷＡＩＴ条件にお
いてバス・サイクルを開始させかつＡＣＫ条件を生じる
状態に同じバス・サイクルをを終了する事も可能である
。この様に、両方の応答が同じバス・サイクル間で生じ
これはエラー条件となる。履歴フリップフロツプ４９の
使用により、信号ＢＳＤＣＮＮ＋が受取られる時点のコ
ントローフの条件に関してこの応答が固定され、これに
より記憶速度の公差即ち差異にも拘わらず非同期的応答
を許容する。第１１図の典型的な中央プロセサのバス結
合ロジックに関しては、信号は要素９９に含まれるしシ
ーバによりバスから受取られる。記憶照合信号斑ＭＲＥ
Ｆ−はこの様なしシーバの１つにより受取られ、ィンバ
ータ１００１こより反転され、コンパレータ１０３の１
入力に与えられてもし受取ったアドレスが記憶アドレス
でなければこの様なコンパレータを使用可能にする。コ
ンパレータ１０３による比較のための入力の１つは、こ
の場合例示のため数が４つで信号ＢＳＡＤ１４＋乃至Ｂ
ＳＡＤ１７として表示されるデータプロセサのアドレス
・ビットである。コンパレ−夕１０３の１つの入力側で
受取られるこのアドレスは、例えばデータ・プロセサ自
体における１句隼スイッチ１０１によりセットされるア
ドレスと比較される。受取ったアドレスおよびスイッチ
１０１の与えたアドレスが比較されて等しいものであれ
ば、コンパレータ１０３は部分的にゲート１０６と１０
７を可能にするＩＴＳＭＥＡ＋信号を生成する。更に別
のアドレス・ビット既ＡＤＯ８十乃至既ＡＤ１３十は、
これ等のビットが全て零であるかどうかを決めるコンパ
レータ１０４の入力側で受取られる。This signal can be received at a time independent of operations occurring on the bus to any controller. Signal BS
When DCNN1 is received from the master at the clock input of flip-flop 49, a history is stored as to the state of the storage device, ie whether the storage device is in use at this moment. In this way, confusion in response to bus cycles is thereby eliminated. flip flop 4
It is also possible to begin a bus cycle in a WAIT condition and end the same bus cycle in a state that produces an ACK condition, without the history retention provided by 9. Thus, both responses occur during the same bus cycle, which results in an error condition. The use of history flip-flop 49 fixes this response with respect to the control conditions at the time signal BSDCNN+ is received, thereby allowing an asynchronous response despite storage speed tolerances. With respect to the typical central processor bus coupling logic of FIG. 11, signals are included in element 99 and received from the bus by the receiver. Memory verification signal spot MRE
F- is received by one of such receivers, inverted by inverter 1001, and sent to one of comparators 103.
Enables such a comparator to be applied if the received address is not a storage address. One of the inputs for comparison by comparator 103 is in this case four in number for the sake of illustration, and is from signal BSAD14+ to B
The data processor address bits are designated as SAD17. This address, which is received at one input of comparator 103, is compared with the address set, for example, by a switch 101 in the data processor itself. If the received address and the address provided by switch 101 are compared and are equal, comparator 103 partially connects gates 106 and 10
Generates the ITSMEA+ signal that enables 7. Further address bits ADO80 to AD130 are
It is received at the input of a comparator 104 which determines whether these bits are all zero.

もし全てが零であれば、信号ＩＴＳＭＥＢ＋が生成され
てこれも又ゲート１０６および１０７を部分的に可能と
する。ゲート１０６又は１０７のいずれかの別の入力側
の使用可能動作は、要素１１３における各フリップフロ
ップを有効にセットする。ゲート１０６に対する他の入
力は第２の半バス・サイクル信号ＢＳＳＨＢＣ＋で、イ
ンバータ１１６を介してゲート１０６に結合されている
。If all are zero, signal ITSMEB+ is generated which also partially enables gates 106 and 107. Enable operation of another input of either gate 106 or 107 effectively sets each flip-flop in element 113. The other input to gate 106 is second half bus cycle signal BSSHBC+, which is coupled to gate 106 via inverter 116.

第２の半バス・サイクルも又ＡＮＤゲート１０９の一方
の入力側で受取られる。ゲート１０９に対する他方の入
力は、第２の半読出し履歴フリップフロップ１１０のＱ
出力側からである。この第２半読出し履歴フリップフロ
ップは、データ・プロセサがその信号ＭＹＤＣＮＮ十を
発生する事別ちこの装置の許与フリップフロツブ２２の
セッティングを記憶し、かつ中央プロセサも又ＭＹＷＲ
ＩＴ−と呼ばれる信号を送出する事を記憶するために使
用され、この事は、データ・プロセサがスレーブからの
応答サイクルを予期している事を示唆する。この様に、
これ等２つのサイクル操作により、この第２のサイクル
は予期されたデータを中央プロセサに与え、フリツプフ
ロップ１１０は履歴フリツプフロツブ１１０がそのＱ出
力側で信号ＭＮＳＨＲＨ＋を生成した事実により要求さ
れた中央プロセサであるものとしてこのデータを識別す
る。A second half bus cycle is also received at one input of AND gate 109. The other input to gate 109 is the Q of second half-read history flip-flop 110.
This is from the output side. This second half read history flip-flop stores the settings of the device's grant flip-flop 22, which the data processor generates its signal MYDCNN, and the central processor also stores the MYWR signal.
It is used to remember to send a signal called IT-, which indicates that the data processor is expecting a response cycle from the slave. Like this,
With these two cycle operations, this second cycle provides the expected data to the central processor, and the flip-flop 110 is the central processor requested due to the fact that the history flip-flop 110 has generated the signal MNSHRH+ at its Q output. Identify this data as:

フリツプフロツブ１１川ま、もしバスクリア信号ＢＳＭ
ＣＬＲ＋が受取られるか、もし第２の半バス・サイクル
が信号ＭＹＳＨＲＣ十により表示される如く完了したな
らば、ＮＯＲゲート１１１を介してリセットされる。信
号ＭＹＳＨＲＣ＋は、以下に論述される要素１１３の１
つの出力側から得られる。この様に、これがアドレス指
定された装置である事、又その他方の入力側から履歴フ
リップフロップ１１０からＡＮＤゲート１０９を介して
示される如く第２の半バス・サイクルがあった事をＡＮ
Ｄゲート１ ０７に対する入力の２つが示すならば、こ
このＡＮＤゲートは完全に使用可能である。Flipflop 11 River, if bus clear signal BSM
CLR+ is received or reset via NOR gate 111 if the second half bus cycle is completed as indicated by signal MYSHRC+. Signal MYSHRC+ is one of elements 113 discussed below.
obtained from two output sides. Thus, it is possible to know that this is the addressed device and that there was a second half-bus cycle as indicated from the other input side via the AND gate 109 from the history flip-flop 110.
If two of the inputs to D-gate 107 indicate, the AND gate here is fully usable.

この様に、ＡＮＤゲート１０７の使用可能状態により、
ＭＮＳＨＲＣ−信号が生成されＮＯＲゲート１ １４の
１つの入力側に結合される。ＮＯＲゲート１１４はドラ
イバー１５を介してＡＣＫ信号（斑ＡＣＫＲ−）を与え
る。適正な装置アドレスが受取られる時もしこれが第２
の半バス・サイクルではなくこれにより要素１１３に含
まれる各フリップフロツプの出力側でＭＹＩＮＴＲ＋信
号と呼ばれる正パルスを生成するならば、ゲート１０６
は完全に使用可能となる。In this way, depending on the usable state of the AND gate 107,
The MNSHRC- signal is generated and coupled to one input of NOR gate 114. NOR gate 114 provides an ACK signal (ACKR-) via driver 15. If the correct device address is received, this is the second
If this produces a positive pulse called the MYINTR+ signal at the output of each flip-flop included in element 113, then gate 106
will be fully usable.

このＭＹＩＮＴＲ＋信号は第１ １図のロジックにＡＣ
Ｋ又はＮＡＫ信号が生成されたかどうかを決定させる。
この信号のどれが生成されるかは、装置探査処理時間の
割込みレベルに比較される如くシステム内でのこの時操
作している割込みレベルに依存する。割込みレベルが十
分であるかどうかに関する決定はコンパレータ１１７に
より決定され、このコンパレータはＡ入力がＢ入力より
も小さいかどうかを決定するためのコンパレータである
。This MYINTR+ signal is applied to the logic in Figure 11.
Let it be determined whether a K or NAK signal is generated.
Which of these signals is generated depends on the interrupt level currently operating within the system as compared to the interrupt level of device probe processing time. The decision as to whether the interrupt level is sufficient is determined by comparator 117, which is a comparator for determining whether the A input is less than the B input.

コンパレータ１ １ ７のＡ入力は信号ＢＳＤＴＩＯ十
乃至既ＤＴ１５十を受取り、このＡ入力は、データ処理
時間を探査するバスと結合された装置の割込みレベルと
はならない。システムには複数個の割込みレベルが設け
られている。割込み番号レベル０はデータ処理時間に対
する最も高い接近性の可能性を受取り、従って割込み不
能である。この様に、割込みレベル番号が低ければ低い
程、この装置の続行する処理動作は割込まれる機会は少
くなる。この様に、コンパレータ１１５のＡ入力で受取
られるレベル番号がブロック１１８におけるレベル番号
により示される如くデータ・プロセサにおいて動作する
現在のレベル以下であれば、入力Ａにおいて受取られる
信号により示される如く割込みを探査する装置は実際に
この探査を行う事ができる。もしＡ入力がＢ入力と等し
いかこれより大きければ、信号ＬＶＬＢＬＳ＋は生成さ
れず、ＮＡＫ信号は以下に記述する如くドライバ１０８
とフリツプフロップ１２川こより与えられる。この様に
、もしコンパレータ１１７の入力側Ａにより受取られる
割込みレベルが入力Ｂ側において受取られる割込みレベ
ルより低ければ、信号ＬＶＬＢは十は２進数１となり、
両方のフリップフロップ１２０と１２１の○入力に結合
され、フリップフロップ１２０のＤ入力は返転できる事
が判る。The A input of the comparator 1 1 7 receives the signals BSDTIO to DT15, which A input is not at the interrupt level of the device coupled to the bus that probes the data processing time. The system is provided with multiple interrupt levels. Interrupt number level 0 receives the highest probability of accessibility to data processing time and is therefore uninterruptible. Thus, the lower the interrupt level number, the less likely the continued processing operations of the device will be interrupted. Thus, if the level number received at the A input of comparator 115 is less than or equal to the current level operating in the data processor as indicated by the level number at block 118, an interrupt is triggered as indicated by the signal received at input A. The exploring device can actually perform this exploration. If the A input is equal to or greater than the B input, the signal LVLBLS+ is not generated and the NAK signal is passed to driver 108 as described below.
and is given by 12 flip-flops. Thus, if the interrupt level received by input A of comparator 117 is lower than the interrupt level received at input B, signal LVLB will be a binary one;
It can be seen that the D input of flip-flop 120 can be inverted while being coupled to the O inputs of both flip-flops 120 and 121.

もしＡ信号がコンパレータ１１７により示される如くＢ
信号と等しいかこれより大きければ、２進数零の信号が
フリップフロツブ１２０の否定入力において受信される
信号ＬＶＬＢＬＳ＋に対して生成される。このためもし
信号ＭＹＩＮＴＲ＋が要素１１３における各フリップフ
ロップのセッティングによりフリツプフロツプ１２０の
クロツク入力側において受取られるならば、ＮＡＫ信号
を生成する。もしこのレベルが十分であるか、即ちＡ入
力がコンパレータ１１７により示される如くＢ入力より
小さい場合、信号ＬＶＬＢは十において２進数１が生成
され、従って信号ＭＹＩＮＴＲ＋はこの信号をドライバ
１１５を介してＡＣＫ信号を生成するＮＯＲゲート１１
４の１入力側へのフリップフロツプ１２１のＱ出力にク
ロツクする。この際に、もし信号ＭＹＮＡＫＲ＋が２進
数１であればＮＡＫ信号が生成され、又もし信号ＭＹＩ
ＮＴＦ−が２進数零であればＡＣＫ信号が生成される。
要素１１３におけるフリップフロツプは、前に同様なフ
リップフロップ・タイプの要素について論述したのと同
じ方法でィンバータ１２５によりクロックされクリアさ
れる。もし実際に第２の半バス・サイクルであれば、コ
ンパレータ１１７による表示とは独立してＡＣＫ信号が
生成される事が判る。この場合、要素１１３のフリップ
フロツプの１つにおける信号ＭＹＳＨＲＣ一はＮＯＲゲ
ート１ １４の他の入力に対して２進数零の状態におい
て結合され、ＡＣＫ信号を生成してこれによりフリツプ
フロップ１２１からの表示をオーバラィドする。前記の
如く、信号ＢＳＤＣＮＢ−をインバータ１２５を介して
フリツプフロツプ１２１をリセットし、更にフリツプフ
ロツプ１２０をセットし、これによりバス・サイクルに
続いてフリツプフロッブを初期設定する。If the A signal is as indicated by comparator 117, then B
If the signal is equal to or greater than the signal, a binary zero signal is generated for the signal LVLBLS+ received at the negative input of flip-flop 120. Thus, if signal MYINTR+ is received at the clock input of flip-flop 120 by setting each flip-flop in element 113, it will generate a NAK signal. If this level is sufficient, i.e. if the A input is less than the B input as indicated by comparator 117, signal LVLB will produce a binary 1 at 10, and therefore signal MYINTR+ will ACK this signal via driver 115. NOR gate 11 that generates a signal
4 to the Q output of flip-flop 121 to the 1 input side. At this time, if the signal MYNAKR+ is a binary 1, a NAK signal is generated, and if the signal MYI
If NTF- is a binary zero, an ACK signal is generated.
The flip-flop in element 113 is clocked and cleared by inverter 125 in the same manner as previously discussed for similar flip-flop type elements. It can be seen that the ACK signal is generated independently of the indication by comparator 117 if it is indeed the second half-bus cycle. In this case, the signal MYSHRC- in one of the flip-flops of element 113 is coupled in a binary zero state to the other input of NOR gate 114 to generate an ACK signal and thereby to output an indication from flip-flop 121. Override. As before, signal BSDCNB- is passed through inverter 125 to reset flip-flop 121 and further set flip-flop 120, thereby initializing the flip-flop following a bus cycle.

更に、フリップフロップ１２川まフリップフロップ１２
７と関連するロジックによりリセットされ、このフリツ
プフロツプは信号ＢＴＩＭＯＴ−を生成してタイム・ア
ウト条件を表示し、即ち実際に一切の応答則ち存在しな
い装置がアドレス指定された事を表示し、ＮＡＫ，ＡＣ
Ｋ又はＷＡＩＴが潜在位置のスレーブ装層により生成さ
れなかった事を表示する。従って、例えば５マイクロ秒
となる様にセットされる単発マルチバイブレータ１２６
が提供される。このマルチバイブレーター２６は信号茂
ＤＣＮＤ十則ちストローブ信号の受取りによりトリガー
され、この信号はバッファ１１９の入力側に受取られる
。マルチパイプレータ１２６のタイミングが動作中であ
るため、もしバス・サイクルの終りを表示する信号ＢＳ
ＤＣＮＢ＋が受取られず、従ってマルチバイブレータ１
２６によりセットされる期間の後信号ＢＴＩＭＯＴ一は
フリツプフロツプ１ ２７のＤ入力において受取られる
信号ＢＳＤＣＮＮ＋のクロツク作用を介してフリップフ
ロツプ１２７のＱ出力側で生成され、信号斑ＤＣＮＮ＋
はバス・サイクルが依然として処理中である事を表示す
る事が判る。信号ＢＴＩＭＯＴ一はフリツブフロツプ１
２０に対して作用してＮＡＫ信号を生成する。もし他方
信号ＢＳＤＣＮＢ＋はマルチパイプレータ１２６により
セットされる期間の終期の以前に終了し、マルチパイプ
レータ１２６のタイミングは終了し、フリップフロップ
１ ２７は信号ＢＴＩＭＯＴ−を生成させない様にする
。第１１図のデータ・プロセサ・ロジックはＮＡＫ又は
ＡＣＫ信号を生成するが、ＷＡＩＴ信号はデータ・プロ
セサ・ロジックによって生成されない事が判る。Furthermore, flip-flop 12 Kawama flip-flop 12
7, this flip-flop generates the signal BTIMOT- to indicate a time-out condition, i.e., to indicate that there is no actual response, i.e., a device that is not present has been addressed; A.C.
Indicates that K or WAIT was not generated by the slave layer at the latent location. Therefore, the single-shot multivibrator 126 is set to, for example, 5 microseconds.
is provided. The multivibrator 26 is triggered by receiving a strobe signal, which is received at the input of the buffer 119. Since the timing of the multipipulator 126 is active, if the signal BS indicating the end of a bus cycle
DCNB+ is not received and therefore multivibrator 1
After a period set by 26, signal BTIMOT1 is generated at the Q output of flip-flop 127 via the clocking of signal BSDCNN+ received at the D input of flip-flop 127, and the signal BTIMOT1 is generated at the Q output of flip-flop 127,
It can be seen that indicates that the bus cycle is still being processed. Signal BTIMOT1 is the flip-flop 1
20 to generate a NAK signal. If on the other hand signal BSDCNB+ ends before the end of the period set by multipipelator 126, the timing of multipipelator 126 ends and flip-flop 127 prevents signal BTIMOT- from being generated. It can be seen that the data processor logic of FIG. 11 generates a NAK or ACK signal, but a WAIT signal is not generated by the data processor logic.

この理由は、もしデータ・プロセサは常に最下位の優先
順位を有し、従ってもしこれがＷＡＩＴ信号を生成すれ
ば、サービスに対するデータ・プロセサにその要求を生
成する他の装置は、もし例えば更に優先順位の高い装置
が中央プロセサがＷＡＩＴ信号で応答したマスターであ
ったならば、バスにおいて停止を生じる事になろう。こ
の様に、高い優先順位の装置が最も低い順位の装置則ち
中央プロセサを待機するため、他の装置はバスの使用を
禁止される。本発明を更に説明すると、バスに転送され
る情報の保全がバスにおいて転送される情報の各バイト
に対するパリティ・ビットを加える必要なしに確保され
る事が判る。The reason for this is that if a data processor always has the lowest priority, so if it generates a WAIT signal, other devices that generate that request to the data processor for service will have a lower priority if e.g. If a device with a high value was the master to which the central processor responded with a WAIT signal, it would cause a stall on the bus. In this manner, other devices are prohibited from using the bus as the high priority device waits for the lowest priority device, ie, the central processor. To further explain the invention, it will be seen that the integrity of the information transferred on the bus is ensured without the need to add parity bits for each byte of information transferred on the bus.

この保全は、その間に情報を転送するどんな装置に対し
ても行われる。更に、これは、マスター装置がその要求
においてスレーブ装置からの応答を予期する場合には容
易となる。この様に、このデータ転の保全は、２つのバ
ス・サイクルが双方向のバス転送において使用される様
な場合において最も容易となる。この事は、例えばマス
ターが記憶装置から情報を要求し、後のバス・サイクル
の間この様な情報を受取る記憶議出し操作において特に
有利である。例えば、実質的なデータ転送数が２つのバ
ス・サイクルを要する議出し操作の間記憶装置と別の装
置間に生じる事、従って本発明のデータ保全の特徴が特
にこの場合に重要な事が判った。基本的には、本保全装
置は、情報に対して、例えば記憶装置則ちテープ又はデ
ィスク型の周辺装置である別の装置をマスターがアドレ
ス指定する時、マスターがバス上にアドレス・リード‘
こおけるスレーブ装置のアドレスおよびバスのデータ・
リード上にそれ自体のアドレスおよび機能コードを位置
させると言う利点を有する。This security is provided for any device that transfers information between them. Furthermore, this is facilitated if the master device expects a response from the slave device in its request. Thus, data transfer integrity is easiest in cases where two bus cycles are used in bidirectional bus transfers. This is particularly advantageous in storage request operations, for example, where a master requests information from a storage device and receives such information during a subsequent bus cycle. For example, it has been found that a substantial number of data transfers occur between a storage device and another device during an initiative operation that requires two bus cycles, and therefore the data integrity feature of the present invention is particularly important in this case. Ta. Fundamentally, the security device specifies that when a master addresses another device for information, such as a storage device, i.e. a tape or disk type peripheral, the master sends an address read' on the bus.
The slave device address and bus data
It has the advantage of placing its own address and function code on the lead.

スレーブ装置が応答しかつマスターがこの応答を行なっ
ている時、アドレス・リード上に要求装置のアドレスを
又データ・リード上にデータをおく。この様に、要求装
置のアドレスは、最初データ・リード上のその転送と反
対方向にアドレス・リード上で再び受取られる。次に、
要求装置はそのアドレス則ちデータ・リード上で転送さ
れるそのアドレスをアドレス・リード上でこの時受取る
アドレスと比較し、もしこれ等のアドレスが対応すれば
、少くともその装置アドレスは実際にスレーブにより適
正に受取られ、かつ更にもしＯＰコードも再び受取られ
ればこのＯＰコードも良好に受取られた事を保証する。
この様に、第４図のフオーマットで示される如く１６ビ
ットの情報に対して、システム内のデータ転送の保全を
維持しながら、２つ迄のパリティ・ビットが除去される
のである。When the slave device responds and the master is making this response, it places the address of the requesting device on the address read and the data on the data read. In this manner, the requesting device's address is received again on the address lead in the opposite direction to its initial transfer on the data lead. next,
The requesting device compares its address, that is, the address transferred on the data read, with the address it now receives on the address read, and if the addresses correspond, at least the device address is actually the slave. and further ensures that if the OP code is also received again, this OP code was also successfully received.
Thus, for 16 bits of information as shown in the format of FIG. 4, up to two parity bits are removed while maintaining the integrity of data transfer within the system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明により使用される通信バスの１つのタイ
プに対する全体ブロック図、第ＩＡ図および第ＩＢ図は
第１図のバス・システムのアドレス・バスとデータ・バ
スのフオーマツトを示す図、第２図は本発明により使用
される別のタイプのバスの全体ブロック図、第２Ａ図乃
至第２Ｄ図は第２図のバス・システムに転送される各種
情報のフオーマットを示す図、第３図は本発明の全体的
ブロック図、第４図は第ＩＤ図のフオ−マットから第２
Ｃ図のフオーマットに変換するためのドライバ／レシー
バ対の結線図、第５図は本発明のバスの動作のタイミン
グダイヤフラム、第６Ａ図および第６Ｂ図は本発明の論
理回路のブロック図、第７図はデータ・バスからアドレ
ス・バスへの装置アドレス情報の転送を示すブロック図
、第８Ａ図乃至第８Ｄ図は本発明の議出しサイクルの間
の各種情報のフオーマットを示す図、第９図は本発明の
バスと結合された典型的な装置コントローラのバス・イ
ンターフェース論理装置を示すブロック図、第１０図は
本発明のバスと結合された典型的な記憶装置コントロー
ラのバス・インターフェ−ス論理装置を示すブロック図
、および第１１図は本発明のバス・システムと結合され
たインターフェース論装置を示すブロック図である。 １・・・・・・ＮＭＬ記憶装置、２・・・・・・ＮＭＬ
記憶装置、３・・・・・・ＮＭＬコントローラ連絡装置
、３ａ・・・・・・ＮＭＬコントローラ、４・…・・Ｎ
ＭＬプロセサ、５・・・．．・ＨＮＰコントローラ、６
・・・・・・ＨＮＰコントローラ、７・・・・・・ＮＭ
比コントローラ、８・・・・・・ＨＮＰ記憶装置、９・
・・・・・ＨＮＰ記憶装置、１ ０・・・・・・ＨＮＰ
プロセサ、１ １・・・・・・入出力マルチプレクサ（
１０Ｍ）、１２…，．．１／０バス、１３…・・・シス
テム・バス、１４．．．…１／０バス、１５・・・…シ
ステム・バス、１ ６・・・…ＮＡＮＤゲート、１ ７
，１ ８・・・・・・ＮＯＲゲ‐ト、１ ９，２０〜２
５，２９〜３０・・・・・・ＡＮＤゲート、２６〜２７
，３１〜３２・・・・・・ＮＡＮＤゲート、３３……デ
ータ・アウト・レジスタ、３４……チャンネル番号レジ
スタ、３５……制御ビット・レジスタ、３６……記憶ア
ドレス・レジスタ、３７……データ・イン・レジスタ、
３８……記憶装置、４０・・・・・・レシーバ、４１・
・・・・・ィンバータ、４２・・・…スイッチ、４３・
・…・ＮＡＮＤゲート、４４〜４６・・・・・・ＮＯＲ
ゲート、４ ７・・・・・・パリテイ・チエツ力、４８
……マルチプレクサ、４９．．・…Ｄタイプ・フリツプ
フロツプ、５０……ロック履歴フリップフロツプ、５１
，５２・・・・・・ＡＮＤゲート、５６・・・・・・要
素、５９〜６１・・・・・・ドライバ、６３・・・・・
・ィンバータ、７０・・・・・・要素、７２・…・・ス
イッチ、７３１・…・ゲート、７４〜７６・・・・・・
ＮＯＲゲート、７６・・・・・・禁止ゲート、７７・・
・・・・マルチプレクサ、７９・・・・・・要素、８０
〜８１・・・・・・フリツプフロツプ、８２・・・・・
・ＮＯＲゲート、８ ３・・・・・・ＡＮＤゲート、８
４，８６・・・・・・ＮＯＲゲート、８５・・・・・・
ＮＡＮＤゲート、８８…・・・マルチプレクサ、９０〜
９２・・・・・・ドライバ、９９・・・・・・要素、１
００・・・・・・ィンバータ、１０１……スイツチ、１
０３，１０４．・・．・・コンパレータ、１０６，１０
７・・・・・・ＡＮＤゲート、１ ０８・・・・・・ド
ライバ、１ ０９・・・・・・ＡＮＤゲート、１１０…
…半読出し履歴フリップフロップ、１ １ １・・・・
・・ＮＯＲゲート、１ １ ４・・・・・・ＮＯＲゲー
ト、１１５，１１７……コンパレータ、１２０，１２１
，１２７……フリツプフロツプ、１２６…・・・マルチ
パイプレータ、２００・・…・ＨＮＰバス、２０１．．
．．．．ＨＮＰＩ／○バス、２０２・・・・・・システ
ム・バス、３００……入出力マルチプレクサ（１０Ｍ）
、３０１……マルチプレクサ、３０２〜３０９……フオ
ーマツト、７０１……アドレス・バス、７０２……デー
タ・バス。 ｆ／Ｇ 」 ‘ソ６ ２ 「ノ６ ３ ‘ノ○ 子 ‘ン○ 夕 ‘ソＧ ５り ‘ＪＧ ６８ （ンＧ８り 打ス技８６ 打スＧ８じ （スＧ ａの ‘／〇 ア （方Ｇ ９ （丁Ｇ 」。 ‘ンＧ 」′1 is a general block diagram for one type of communication bus used in accordance with the present invention; FIGS. 1A and 1B are diagrams illustrating the format of the address bus and data bus of the bus system of FIG. 1; 2 is a general block diagram of another type of bus used in accordance with the present invention; FIGS. 2A-2D are diagrams showing the formats of various information transferred to the bus system of FIG. 2; FIG. is an overall block diagram of the present invention, and FIG. 4 is a second diagram from the format of ID diagram.
5 is a timing diaphragm for the operation of the bus of the present invention; FIGS. 6A and 6B are block diagrams of the logic circuit of the present invention; 7. FIG. 9 is a block diagram showing the transfer of device address information from the data bus to the address bus; FIGS. 8A-8D are diagrams showing the format of various information during the initiation cycle of the present invention; FIG. 10 is a block diagram illustrating the bus interface logic of an exemplary device controller coupled with the bus of the present invention; FIG. FIG. 11 is a block diagram illustrating the apparatus and the interfacing apparatus coupled with the bus system of the present invention. 1...NML storage device, 2...NML
Storage device, 3...NML controller communication device, 3a...NML controller, 4...N
ML processor, 5... ．．・HNP controller, 6
・・・・・・HNP controller, 7・・・・・・NM
Ratio controller, 8...HNP storage device, 9.
...HNP storage device, 1 0 ...HNP
Processor, 1 1... Input/output multiplexer (
10M), 12...,. ．． 1/0 bus, 13...system bus, 14. ．． ．． ...1/0 bus, 15...System bus, 1 6...NAND gate, 1 7
,1 8...NOR gate, 1 9,20~2
5, 29-30...AND gate, 26-27
, 31-32...NAND gate, 33...Data out register, 34...Channel number register, 35...Control bit register, 36...Storage address register, 37...Data out register in register,
38...Storage device, 40...Receiver, 41.
...Inverter, 42...Switch, 43.
...NAND gate, 44-46...NOR
Gate, 4 7... Parity check power, 48
...Multiplexer, 49. ．．・...D type flip-flop, 50...Lock history flip-flop, 51
, 52...AND gate, 56...Element, 59-61...Driver, 63...
・Inverter, 70...Element, 72...Switch, 731...Gate, 74-76...
NOR gate, 76... Prohibited gate, 77...
...Multiplexer, 79...Element, 80
~81...Flip Flop, 82...
・NOR gate, 8 3...AND gate, 8
4, 86...NOR gate, 85...
NAND gate, 88...Multiplexer, 90~
92...Driver, 99...Element, 1
00...Inverter, 101...Switch, 1
03,104.・・・． ... Comparator, 106, 10
7...AND gate, 1 08...Driver, 1 09...AND gate, 110...
...Half read history flip-flop, 1 1 1...
...NOR gate, 1 1 4...NOR gate, 115, 117...Comparator, 120, 121
, 127...Flip-flop, 126...Multipiperator, 200...HNP bus, 201. ．．
．． ．． ．． ．． HNPI/○ bus, 202...System bus, 300...I/O multiplexer (10M)
, 301...Multiplexer, 302-309...Format, 701...Address bus, 702...Data bus. f/G ” 'So6 2 'ノ6 3 'No○ Child'n○ Yu'SoG 5ri'JG 68 (NG8ri Utsuwa Technique 86 Hitsu G8ji(SuG a'/〇 A(方G 9 (Ding G". 'ng G''

Claims (1)

【特許請求の範囲】 １ 少くとも１個の主記憶装置８，９、１個の中央処理
装置ＣＰＵ１０及び１個の入出力制御装置５，６，７を
有するコンピユータシステムにおいて、（ａ） 上記入
出力制御装置に対するデータの双方向転送のための該入
出力制御装置に結合された第１の電気的バス２０１、上
記データは該第１の電気的バスについて第１のフオーマ
ツトを有している。 （ｂ） 上記中央処理装置及び主記憶装置に対するデー
タの双方向転送のための該中央処理装置及び主記憶装置
に結合された第２の電気的バス２０２、上記データは該
第２の電気的バスについて第２のフオーマツトを有して
いる。 （ｃ） データが上記第１のフオーマツトと第２バス間
で転送される時、上記データを上記第１のフオーマツト
と第２のフオーマツトとの間でデータを再フオーマツト
化するための第１のバス及び第２のバスに結合された再
フオーマツト化装置３０１を設けたことを特徴とするデ
ータを自動的に再フオーマツト化する装置。 ２ 前記再フオーマツト化装置が前記データを以て前記
バス上を送信されるコード化信号に応答して前記第１の
バスと第２のバス間で転送される情報を複数の所定フオ
ーマツトの何れか１つから他の複数の所定フオーマツト
の何れか１つに再フオーマツト化するようになつている
特許請求の範囲第１項記載の装置。[Scope of Claims] 1. In a computer system having at least one main storage device 8, 9, one central processing unit CPU10, and one input/output control device 5, 6, 7, (a) A first electrical bus 201 coupled to the input/output controller for bidirectional transfer of data to and from the output controller, the data having a first format for the first electrical bus. (b) a second electrical bus 202 coupled to the central processing unit and main memory for bidirectional transfer of data to and from the central processing unit and main memory; It has a second format for . (c) a first bus for reformatting the data between the first format and the second format when the data is transferred between the first format and the second bus; and a reformatting device 301 coupled to a second bus. 2. The reformatting device converts information transferred between the first bus and the second bus into any one of a plurality of predetermined formats in response to a coded signal transmitted on the bus with the data. 2. The apparatus according to claim 1, wherein the apparatus is adapted to reformat an image from an image to one of a plurality of other predetermined formats.