KR930023830A - 하이스루풋 단일포트 다중갱신 유니트 태그제어기 - Google Patents
하이스루풋 단일포트 다중갱신 유니트 태그제어기 Download PDFInfo
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Abstract
캐시태그메모리내 캐시태그를 갱신하기 위해서 시스템버스를 통해 다중연속 캐시태그 수정동작을 수신하기 위한 캐시태그메모리용 캐시태그제어기.
캐시태그제어기는 캐시태그기억용 메모리; 메모리수단내 캐시태그를 특정하기 위해 메모리에 결합되며 시스템버스로 부터 제1수정 동작을 수신하는 어드레스레지스터수단;어드레스에 따라 캐시태그를 판독하기 위해 메모리에 결합된 판독레지스터수단, 제1수정동작에 의거하여 캐시태그를 수정하기 위해 판독레지스터에 결합된 제1갱신회로; 제1수정 동작에 반응하여 제1갱신회로으로 부터 출력된 갱신캐시태그를 기억하기 위해 제1갱신회로에 결합된 스테이지레지스터; 시스템버스로 부터 제2수정 동작이 상기 제1수정 동작과 같은 메모리내의 캐시태그에 대한 것인지, 제2수정 동작이 제1수정 동작이 메모리에 기입완료전에 시스템버스로 부터 송신되는지를 판별하기 위해 시스템버스에 결합된 비교수단; 제2수정동작이 제1수정동작과 같은 캐시태그에 대한 것인 경우 제2수정 동작에 따라 스테이지레지스터내의 갱신캐시태그를 수정하기 위해 스테이지레지스터 및 비교수단에 결합된 제2갱신 회로; 그리고 메모리 수단에 어드레스레지스터로 부터의 어드레스에 의해 특정되는 제1및 제2갱신 캐시태그를 기입하기 위해 메모리에 결합되는 기입레지스터로 구성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 캐시태그제어기의 일 실시예의 단순화 기능블록도, 제4(a)도는 파이프라인 스테이지를 갖춘 캐시태그제어기의 블록도, 그리고 제4(b)도는 캐시태그제어기의 데이타 사이클과 헤더의 이동을 도시한 타이밍 챠트이다.
Claims (13)
- 캐시태그메모리내 캐시태그를 갱신하기 위해 다중 캐시태그수정 동작을 수신하고 상기 캐시태그메모리내 동일 어드레스에 대한 제2수정 동작이 제1수정동작이 완료되기 전에 수신되는 시스템버스에 결합된 캐시태그메모리용 캐시태그제어기에 있어서, 상기 캐시태그제어기는 캐시태그 기억용 메모리수단, 상기 메모리수단내 캐시태그를 특정하기 위해 상기 메모리 수단에 결합되며 상기 시스템버스로 부터 제1수정 동작을 수신하는 어드레스레지스터수단; 상기 어드레스 수단에 따라 상기 캐시태그를 판독하기 위해 상기 메모리수단에 결합된 판독레지스터수단, 상기 제1수정 동작에 의거하여 상기 캐시태그를 수정하기 위해 상기 판독레지스터 수단에 결합된 제1갱신 수단; 상기 제1수정 동작에 반응하여 상기 제1갱신 수단으로 부터 출력된 갱신캐시태그를 기억하기 위해 상기 제1갱신 수단에 결합된 스테이지레지스터수단; 상기 시스템버스로 부터 제2수정 동작이 상기 제1수정 동작과 같은 상기 메모리 수단내 캐시태그에 대한 것인지, 상기 제2수정 동작이 상기 제1수정 동작이 상기 메모리수단에 기입완료전에 상기 시스템버스로 부터 송신되는지를 판별하기 위해 상기 시스템버스에 결합된 비교수단; 상기 제2수정 동작이 상기 제1수정 동작과 같은 캐시태그에 대한 것인 경우 상기 제2수정 동작에 따라 상기 스테이지레지스터 수단내 상기 갱신캐시태그를 수정하기 위해 상기 스테이지레지스터 수단 및 상기 비교수단에 결합된 제2갱신수단; 그리고 상기 메모리 수단에 상기 어드레스레지스터 수단으로부터의 상기 어드레스에 의해 특정되는 상기 제1및 제2갱신 캐시태그를 기입하기 위해 상기 메모리수단에 결합되는 기입레지스터 수단으로 구성되는 것을 특징으로 하는 캐시태그제어기.
- 제1항에 있어서, 캐시태그제어기는 상기 제1수정 동작이 상기 스테이지레지스터 수단에 상기 제1갱신캐시태그를 기억하여 그 동작을 완료할때까지 상기 제2수정 동작을 지연하기 위해 상기 어드레스레지스터 수단 및 상기 스테이지레지스터 수단 사이에 결합된 제1파이프라인 수단; 상기 제1갱신캐시태그가 상기 메모리 수단에 기입될때까지 상기 제2갱신캐시태그를 지연하기 위해 상기 스테이지레지스터 수단에 결합된 제2파이프라인 수단을 추가로 포함하는 것을 특징으로 하는 캐시태그제어기.
- 제2항에 있어서, 상기 제1파이프라인 수단을 레지스터이고 상기 제2파이프라인 수단은 상기 스테이지레지스터 수단으로의 피드백인 것을 특징으로 하는 캐시태그제어기.
- 제1항에 있어서, 상기 메모리수단은 단일포트 RAM인 것을 특징으로 하는 캐시태그제어기.
- 제1항에 있어서, 상기 수정동작은 헤더와 데이타사이클로 구성되고, 상기 헤더사이클은 상기 캐시태그메모리에 상기 헤더사이클에 의해 갱신될 태그어드레스를 특정하는 것을 특징으로 하는 캐시태그제어기.
- 제5항에 있어서, 상기 수정동작은 상기 데이타사이클에 의해 상기 캐시태그메모리에 어드레스를 직접 기입하려 하는 것을 특징으로 하는 캐시태그제어기.
- 캐시태그메모리내 캐시태그를 갱신하는 다중 캐시태그 수정동작을 수신하기 위해 시스템버스에 결합되고, 상기 캐시태크메모리내 동일 어드레스에 대한 제2수정 동작이 제1수정동작 완료전에 수신되는 캐시태그메모리의 캐시태그제어 방법에 있어서, 상기 방법은 메모리수단에 상기 캐시태그를 기억하는 단계; 상기 메모리수단에 결합된 어드레스레지스터 수단에 의해 상기 메모리 수단에 캐시태그를 특정하는 상기 시스템으로 부터의 제1수정 동작을 수신하는 단계; 상기 메모리수단에 결합된 판독레지스터 수단에 의해 상기어드레스 수단에 따라 상기 캐시태그를 판독하는 단계; 상기 판독레지스터 수단에 결합된 제1갱신 수단에 의해 상기 제1수정 동작에 의거하여 상기 캐시태그를 수정하는 단계; 상기 제1갱신 수단에 결합된 스테이지레지스터 수단에 상기 제1수정 동작에 반응하여 상기 제1갱신 수단으로 부터 출력된 갱신캐시태그를 기억하는 단계; 상기 시스템으로 부터 제2수정 동작을 수신하는 단계; 상기 제2수정 동작이 상기 시스템버스에 결합된 비교수단에 의해 상기 제1수정 동작과 같은 상기 메모리수에 캐시태그에 대한 것인지, 상기 제1수정 동작이 상기 메모리수단으로의 기입완료하기전에 상기 제2수정 동작이 상기 시스템버스로부터 송신되는지를 판별하는 단계; 상기 제2수정 동작이 상기 제1수정동작과 같은 캐시태그에 대한 것인 경우 상기 스테이지제리스 및 상기 비교수단에 결합된 제2갱신수단에 의해 상기 제2수정동작에 따라 상기 스테이지레지스터내 상기 갱신캐시태그를 수정하는 단계; 그리고 상기 메모리수단에 결합된 기입레지스터 수단에 의해 상기 어드레스레지스터 수단으로 부터의 상기 어드레스에 의해 특정되도록 상기 메모리수단에 상기 제1및 제2갱신 캐시태그를 기입하는 단계로 구성되는 것을 특징으로 하는 제어방법.
- 제7항에 있어서, 상기 방법은 상기 어드레스레지스터 수단 및 상기 스테이지레지스터 수단사이에 결합된 제1파이프 라인 수단에 의해 상기 스테이지레지스터 수단에 상기 제1갱신캐시태그를 기억시킴에 의해 상기 제1수다정 동작이 완료될때까지 상기 제2수정 동작을 지연하는 단계; 그리고 상기 스테이지레지스터 수단에 결합된 제2파이프 라인 수단에 의해 상기 제1갱신캐시태그가 상기 메모리수단에 기입될대까지 상기 제2갱신캐시태그를 지연하는 단계로 추가로 구성되는 것을 특징으로 하는 방법.
- 제8항에 있어서, 상기 제1파이프라인 수단은 레지스터이고, 상기 제2파이프라인 수단은 상기 스테이지레지스터 수단으로의 피드백인 것을 특징으로 하는 방법.
- 제7항에 있어서, 상기 메모리수단은 단일포트 RAM인 것을 특징으로 하는 방법.
- 제7항에 있어서, 각각의 상기 수정동작은 헤더와 데이타사이클로 구성되며, 상기 헤더사이클은 상기 헤더사이클에 의해 갱신될 상기 캐시태그메모리내 태그어드레스를 특정하는 것을 특징으로 하는 방법.
- 제11항에 있어서, 각각의 상기 수정동작은 상기 데이타사이클에 의해 상기 캐시태그 메모리에 어드레스를 직접기입하려 하는 것을 특징으로 하는 방법.
- 캐시캐그메모리내 캐시태그를 갱신하기 위해 다중 캐시태그수정 동작을 수신하고 상기 캐시태그메모리내 동일 어드레스에 대한 제2수정 동작이 제1수정 동작이 상기 캐시태그메모리에 라이트백하는 것을 완료하기 전에 수신되는 시스템버스에 결합된 캐시태그메모리용 캐시태그제어기에 있어서, 상기 캐시태그제어기는 캐시태그제어기에 있어서, 상기 캐시태그제어기는 캐시태그 기억용 메모리수단; 상기 메모리수단내 캐시태그를 특정하기 위해 상기 메모리 수단에 결합되며 상기 시스템버스로 부터 제1수정 동작을 수신하는 어드레스레지스터수단; 상기 어드레스 수단에 따라 상기 캐시태그를 판독하기 위해 상기 메모리수단에 결합된 판독레지스터 수단; 상기 제1수정 동작에 의거하여 상기 캐시태그를 수정하기 위해 상기 판독레지스터 수단에 결합된 제1갱신수단; 상기 제1수정 동작에 반응하여 상기 제1갱신 수단으로부터 출력된 갱신캐시태그를 기억하기 위해 상기 제1갱신 수단에 결합된 스테이지레지스터수단; 상기 시스템버스로 부터 제2수정 동작을 수신하기 위해 상기 시스템버스에 결합된 바이패스수단, 제2수정 동작이 상기 제1수정 동작과 같은 상기 메모리수단내 캐시태그에 대한 것인지, 상기 제2수정동작이 상기 제1수정동작이 상기 메모리수단에 기입완료전에 상기 시스템버스로부터 부터 수신되는지를 판별하기 위해 상기 시스템버스 및 상기 바이패스 수단에 결합된 비교수단; 상기 제2수정 동작이 상기 제1수정 동작과 같은 캐시태그에 대한 것인 경우 상기 제2수정 동작에 따라 스테이지레지스터 수단내 상기 갱신캐시태그를 수정하기 위해 상기 스테이지레지스터 수단 및 상기 비교수단에 결합된 제2갱신수단; 그리고 상기 메모리 수단에 상기 어드레스레지스터 수단으로부터의 상기 어드레스에 의해 특정되는 상기 제1및 제2갱신 캐시태그를 기입하기 위해 상기 메모리수단에 결합되는 기입레지스터 수단으로 구성되는 것을 특징으로 하는 캐시태그제어기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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