KR930014966A - 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 - Google Patents
트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 Download PDFInfo
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 종래의 캐패시터 셀 제조 공정도
제 2 도는 본 발명의 트랜치형 비트라인을 갖는 캐패시터 셀 제조 공정도
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22: 게이트
23 : 베리드 비트라인 24 : 질화막
25 : 제1CVD 산화막 26 : 제 1 질화막
27 : 제2CVD산화막 28 : 제 2 질화막
29 : 노드 폴리 실리콘 30 : 유전체 막
31 : 플레이트 폴리.
Claims (1)
- 트랜치형 비트라인을 갖는 캐패시터 셀 제조 방법에 있어서, 실리콘 기판에 게이트를 형성하고 이온주입하여 졍션을 형성한 후, 비트라인 형성을 위해 실리콘 기판을 에치하고 필드 이온주입을 실시하는 단계(a)와, 기 형성된 트랜치 부에 도프된 폴리실리콘을 채운다음 에치 백하여 트랜치형 베리드 비트라인을 형성하고 얇은 질화막을 전면에 데포지션하는 단계(b)와, 제1CVD산화막으로 전면을 도포하여 홀을 채운 다음 에치백하여 평탄화하고, 제1질화막, 제2CVD산화막 및 제2질화막을 각각 소정의 두께로 데포지션한후 얇은 질화막을 에치 스토퍼로 하여 에치하여 비트라인 상부와 필드 산화막 상부에 절연막 블럭을 형성하는 단계(C)와, 상기 절연막 블럭 중 제1 및 제2CVD산화막을 부분식각하고, 노출된 얇은 질화막을 제거한 후 노드 폴리실리콘 및 유전체막을 형성하고 플레이트 폴리를 데포지션하는 단계(d)를 포함하는 것을 특징으로 하는 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1991
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Also Published As
| Publication number | Publication date |
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| KR940009637B1 (ko) | 1994-10-15 |
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