KR930010014B1 - 다이나믹 랜덤 억세스 메모리 장치 - Google Patents

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Description

다이나믹 랜덤 억세스 메모리 장치

제 1 도는 종래의 다이나믹 랜덤 억세스 메모리(dynamic random access memory)의 일반적 구성을 나타내는 개략 평면도.

제 2 도는 제 1 도의 장치의 부분확대 평면도.

제 3a 도는 1-1'선을 따라 절취한 제 2 도의 장치의 메모리셀을 나타내는 횡단면도.

제 3b 도는 2-2'선을 따라 절취한 제 2 도의 장치의 메모리셀을 나타내는 횡단면도.

제 4 도는 다른 종래의 다이나믹 랜덤 억세스 메모리를 나타내는, 제 3a 도에 대응하는 횡단면도.

제 5 도는 본 발명에 의한 다이나믹 랜덤 억세스 메모리의 제 1 실시예를 나타내는 횡단면도.

제 6 도는 본 발명의 다이나믹 랜덤 억세스 메모리의 제 2 실시예를 나타내는 횡단면도.

제 7a∼7x 도는 상기 다이나믹 랜덤 억세스 메모리의 제조방법 설명도.

본 발명은 일반적으로, 반도체 메모리 장치에 관한 것이며, 보다 구체적으로는 다이나믹 랜덤 억세스 메모리에 관한 것이다.

대표적 다이나믹 랜덤 억세스 메로리(DRAM)는 전송 트랜지스터와 메모리 콘덴서를 구비한 메모리셀을 갖고 있다. 정보는 상기 메모리 콘덴서내에 전하로서 기억된다. 향상된 메모리 용량과 집적밀도가 꾸준히 요망됨에 따라, 트랜지스터와 콘덴서용 면적이 점점 감소되고 있다.

제 1 도는 대표적인 종래 DRAM의 전체구성을 나타낸다.

제 1 도를 참조해보면, 워드선 디코우더용의 스트라이프(strip)형 영역(2)이 제 1 방향으로 형성된 기판(1)이 도시돼 있다. 또한, 감지 증폭기들 및 컬럼(column)디코우더들을 위한 복수의 스트라이프형 영역들(3)이 기판의 영역(2)의 양측에, 상기 제 1 방향에 실질상 수직인 제 2 방향으로 형성돼 있다.

기판(1)상에는, 영역(3)을 따라 복수의 셀 블록들(4)이 설치돼 있다. 기판(1)상에도 다수의 셀블록들(4)이 로우(row) 및 컬럼 형태로 설치돼 있다.

영역(2)내의 워드선 디코우더로부터, 다수의 워드선들 WL이 상기 제 2 방향으로 서로 평행하게 형성돼 있다. 이와 유사하게, 다수의 비트라인들 BL이 각 영역(3)으로부터 상기 제 1 방향으로 서로 평행하게 형성돼 있다.

제 2 도는 제 1 도의 DRAM의 부분확대도이다.

제 2 도는 참조해 보면, 제 1 도는 워드선 WL은 제 1 도에서 종방향으로 뻗어있는 도체(11)와 대응하고, 비트선 BL은 도면에서 횡방향으로 뻗은 도체(12)와 대응한다. 또한 다수의 메모리셀들(C)이 설치돼 있고, 이들 각각은 콘택트홀(contact hole)(11a)와 콘택트 홀(12a)에서 워드선 도체(11)와 비트선 도체(12)에 접속돼 있다.

제 3a 도는 제 2 도의 1-1'선을 따라 절취한 메모리 셀 C의 횡단면도이다.

제 3a 도를 참조해 보면, 전계 산화물 영역(1a)에 의해 한정된, 기판(1)의 영역내에 메모리 셀 C가 형성돼 있고, 여기서 기판(1)에는, 소오스 영역(1b)과 드레인 영역(1c)이 형성돼 있고, 이 소오스 영역(1b)과 드레인 영역(1c)사이의 기판(1)에 설치된 채널(channel)영역에 대응하여 게이트 전극(11)이 기판(1)상에 설치돼 있다.

소오스 영역(1b)과, 드레인 영역(1c) 및 게이트(11)가, 메모리 셀 C를 구성하는 전송 트랜지스터 T를 형성하고 있다. 통상, 상기 게이트 전극(11)은 얇은 게이트 산화막에 의해 기판(1)으로부터 분리돼 있다.

상기 게이트 전극(11)은 제 2 도의 워드선과 일치하며, 폴리실리콘으로 형성할 수도 있음을 주목해야 한다. 다른 한편, 상기 드레인 영역(1c)은 폴리실리콘 전극(14a)과 접촉해 있고, 이 전극(14a)은 기판(1)의 상측으로 뻗어있고, 그리고, 횡으로는, 기판(1)상에 적층된, 게이트 전극(11)과 상기 전계산화물 영역(1a)을 매입하는 절연층(13)을 따라 형성돼 있다. 그럼으로써, 상기 폴리실리콘 전극(14a)이 메모리 셀 콘덴서 CAP의 전극을 형성하고 있다.

상기 전극(13)상에는, 실리콘 니트라이드와 같은 유전재로된 박막(15)이 설치돼 있고, 다른 폴리실리콘층(14b)이 설치되어, 상기 폴리실리콘 전극(14a)과 접촉된 측과 대향하는 측에서 실리콘 니트라이드 막(15)을 피복하고 있다. 그럼으로써, 전극(14b)이, 상기 전극(14a)에 대향하는 메모리 콘덴서 CAP의 전극을 형성하고 있다. 상기 전극(14b)은 비트선(12)이 메모리 셀 트랜지스터 T와 접촉하는 콘택트홀(12a)에 대응해서 형성된 절취 흠 외에는, 도체판으로서, 제 1 도의 메모리 셀 블록(4) 전반에 걸쳐 형성될 수도 있음을 주목해야 한다. 또한, 상기 절연층(16) 하부에 콘덴서 CAP가 매입돼 있다.

제 3a 도를 다시보면, 트랜지스터 T의 소오스 영역(1b)이, 콘택트홀(12a)에서, 비트선(12)으로서 기능하는 폴리실리콘층과 접촉돼 있다. 이 폴리실리콘층(12)은, 콘덴서 C를 피복하는 절연층(16)을 따라 비트선 방향으로 형성돼 있고, 제 2 도는 평면도의 횡방향으로 형성된 폴리실리콘 도체 스트라이프를 형성하고 있다.

상기 비트선 도체(12)는, 절연층(17)하부에 매입돼 있고, 이 절연층 상에는, 게이트 전극 또는 워드선(11)에 대응하여, 다수의 도전 스트라이프들(11b)이 설치돼 있다. 이 도전 스트라이프(11b)는 알루미늄으로 제조할 수 있고, 콘택트홀(11a)에서 폴리실리콘 워드선(11)과 접촉돼 있다.

제 3b 도는 콘택트홀(11a)에서, 폴리실리콘 워드선(11)과 알루미늄 스트라이프(11b)와의 접속을 나타내며, 이 도면은 제 2 도의 2-2'선을 따라 절취한 횡단면도이다.

전계산화물 영역(1a)상에는, 콘택트 홀(11a)이 도체 스트라이프(11)를 따라 메모리 셀 C로부터 오프세트(offset)되어 형성돼 있음을 주목해야 한다. 특징적으로 비저항이 작은 알루미늄도전 스트라이프(11b)를 따라서 워드선 선택신호를 공급함으로써, 메모리 셀 전송 트랜지스터 T의 게이트에 연결된 신호경로의 시간 상수가 감소되고, 메모리 셀의 신속한 번지 지정이 달성된다. 제 1 도에 도시된 바와 같이, 워드선들은 비트선들보다 훨씬 긴거리에 형성되는 경향이 있음을 주목해야 한다.

제 4 도는 종래의 DRAM 장치의 다른 예를 나타내며, 제 4 도는 제 3a 도의 횡단면도에 대응하는 횡단면도를 나타낸다.

이 예에서는, 트랜지스터 T의 소오스 영역(1b)과 직접 접촉되어 폴리실리콘 전극(12b)이 설치돼 있고, 전극(12b)은 콘택트홀(12a)에서 알루미늄의 비트선(12)과 접촉돼 있다.

제 3a 도의 장치의 경우와 유사하게, 절연층(16)상에는, 알루미늄 비트선이 설치돼 있다.

상기 예에서는, 또한, 폴리실리콘 워드선(11)이 메모리 셀 C로부터 오프세트된 콘텍트 홀(11a)에서 알루미늄 워드선(11b)에 접속돼 있고, 그럼으로써, 신속한 메모리 셀 응답이 달성된다. 이 경우에서는, 폴리실리콘 비트선 대신 알루미늄 도체를 비트선용으로 사용하는 결과 응답이 더욱 향상된다.

비트라인들이 기입 증폭기들과 감지증폭기들에 접속돼 있으므로, 알루미늄을 비트선용으로 사용함에 의한 비트선의 비저항의 저하에 의해서 메모리장치의 응답이 크게 향상된다.

상기 후자의 DRAM 장치의 경우, 패터닝에서의 에러등에 의해 콘덴서 CAP에 대해 미소하게 오프세트되어 콘택트 홀(12a)이 설치되면, 폴리실리콘 전극(12b)이 폴리실리콘 전극(14b)과 접촉될 수 있다는 문제가 발생한다.

이러한 위험성은 DRAM 장치가 소형화됨에 따라 명백하게 증가된다. 또한 DRAM의 소형화는 필연적으로 콘택트 홀(12a)직경의 감소를 초래한다.

상기 콘택트 홀의 직경이 과도하게 작아지면 스퍼터링에 의해 증착되는 알루미늄의 불량한 단 피복률(step coverage) 때문에, 콘택트홀(12a)에서의 폴리실리콘 전극(12b)과 접촉되는 알루미늄의 증착이 곤란해진다.

메모리 콘덴서 CAP가 다층 유전막으로 형성된 소위 적층 콘덴서를 갖는 DRAM 장치에 상기의 구성을 적용하는 경우, 상기 폴리실리콘 전극(12b)과 알루미늄 비트선(12)간의 불량 접촉문제가 더 심각해진다.

상기의 구성을 채용하는 경우, 필연적으로 콘택트홀(12a)의 깊이가 커지고, 그럼으로써 단 피복률이 더 저하된다.

이것은, DRAM의 수율 및 신뢰도가 소형화도가 커짐에 따라 저하됨을 의미한다.

따라서, 본 발명의 일반 목적은, 상기 문제점들을 제거한 신류하고 유용한 다이나믹 랜덤 억세스 메모리 장치를 제공하는데 있다.

본 발명의 다른 더 구체적 목적은, 워드선 및 비트선용으로 알루미늄을 사용하고 다이나믹 랜덤 억세스 메모리 장치내의 전송 트랜지스터와 상기 알루미늄 비트선간의 접촉이 양호한 다이나믹 랜덤 억세스 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은, 메모리 트랜지스터, 메모리 콘덴서 및 알루미늄 비트선을 구비하고, 상기 알루미늄 비트선이, 상기 메모리 콘덴서를 피복하는 절연층내의 메모리 콘덴서에 대응해서 설치된 콘택트홀에서 상기 메모리 트랜지스터의 한 전극에 접속된 다이나믹 랜덤 억세스 메모리장치를 제공하는데 있다.

본 발명에 의하면, 상기 메모리 콘덴서의 영역에 대응하는 큰 영역을 상기 콘택트홀용으로 확보할 수 있고, 메모리장치가 소형화되는 경우에도, 또는, 메모리장치가 다수의 유전막이 적층된 적층콘덴서 구성을 채용한는 경우에도, 신뢰성 있는 접촉이 보장된다.

또한, 상기 적층콘덴서가 상기 콘택트홀을 담지하는 절연층에 대해 기계적으로 견고한 기초를 제공하므로, 반도체 장치의 제조시 채용되는 다수의 열처리중에 상기 전극과 알루미늄 비트선간의 접촉이 안정이 유지된다.

상기 콘택트 홀이 형성된 절연층 하부에 위치하는 두꺼운 절연층내에 상기 적층콘덴서가 매입돼 있다.

이러한 두꺼운 절연층은, 가열시 연성화를 유발하는 경향이 있고, 상기 콘택트 홀이, 상기 적층 콘덴서 구조체의 바로 위 영역이외의 다른 위치에 설치되면, 상기 콘택트홀이 변형되거나 또는 이동되어 콘택트 홀의 접속이 실패할 상당한 위험성이 있다.

또한, 상기와 같은 두꺼운 절연층은 물을 흡수하는 경향이 있고, 가열시 흡수된 물을 방출하여 절연층이 균열되거나 인접층들로부터 분리될 수도 있다. 본 발명은, 상기 적층콘덴서 구조체를 매입하는 제 2 절연층의 두께가 얇고, 상기 적층 콘덴서 구조체의 바로 윗 영역에 콘택트 홀을 설치함으로써, 상기의 여러 문제점을 해결한 것이다.

본 발명의 다른 목적 및 특징들은 첨부도면들을 참조한 하기의 상세한 설명으로부터 명백히 알 수 있다.

제 5 도는 본 발명의 DRAM의 제 1 실시예를 나타낸다.

제 5 도를 참조해 보면, 전체 산화물 분리영역(20a)이 형성된 실리콘 기판(20)상에 DRAM이 구성돼 있다. 기판(20)에는 또한, 메모리 셀 트랜지스터 T의 소오스와 드레인으로 각각 작용하는 확산영역(20b)와 (20c)가 형성돼 있다.

기판(20)상에는, 게이트 산화막(21a)이 설치돼 있고, 이 게이트 산화막(21a)상에 폴리실리콘의 게이트 전극(21)이 형성돼 있다.

또한, 상기 게이트 전극(21)은 절연층(22)으로 피복돼 있고, 이 절연층은 화학기상 증착에 의해 증착된 실리콘 옥사이드일 수 있다. 이 절연층(22)에는, 상기 기판(20)에 형성된 확산영역(20c)을 노출하는 제 1 콘택트홀(22a)이 형성돼 있다. 상기 게이트전극(21)은 제 5 도의 지면에 수직하게 뻗으며, 제 1 도의 워드선 WL을 형성하고 있다.

콘택트홀(22a)에서 확산영역(20c)과 접촉되어 적층 메모리 콘덴서 구조체(23)가 설치돼 있고, 이 구조체는, 폴리실리콘 스토리지(storage) 전극층(23a), 실리콘 니트라이드 유전막(23b) 및 대향 폴리실리콘 전극층(23c)으로 구성돼 있다.

상기 전극층(23a)과 전극층(23c)은 이들 사이에 유전막을 개재시켜 콘덴서를 구성하고 있음을 주목해야 한다. 이와같이 형성된 메모리 콘덴서(23)가 절연층(22)상에 횡으로 형성되어 가능한한 큰 용량을 갖고 있다.

또한, 절연층(22)내에 제 2 콘택트 홀(22b)이 설치되어 있어서, 이 콘택트홀(22b)이 기판(20)내의 제 1 확산영역(20b)을 노출하고 있다.

절연층(22)상에는, 메모리 콘덴서(23)를 하부에 매입하는 제 2 절연층(24)이 설치돼 있다.

또한, 상기 절연층(24)은, 상기 콘택트 홀(22b)과 실질상 일치하는 콘택트홀(24a)을 갖도록 패턴돼 있다. 그럼으로써, 상기 콘택트 홀(24a)에서 확산영역(20b)이 노출돼 있다. 이 절연층(24)은 화학기상 증착법에 의해 증착된 실리콘 옥사이드 일 수 있다.

상기 절연층(24)상에는, 폴리실리콘층(25)이 설치돼 있고, 이 층은 도면에서 스트라이프처럼 횡으로 뻗어있고, 제 1 도에 도시된 비트선 BL에 대응하는 비트선을 형성하고 있다.

본 발명의 중요 특징은, 비저항이 작은 것이 특징인 알루미늄 비트선에 폴리실리콘 비트선(25)이 접속됨으로써, 비트선에서의 시간 상수가 감소되기 때문에 데이터를 고속으로 독출 및 기입할 수 있다는 점이다.

알루미늄 비트선을 접속하고 위해서, 상기 폴리실리콘 비트선(25)상에 다른 절연층(26)이 설치돼 있고, 메모리 콘덴서(23)가 형성된 것에 대응하여 절연층(26)에 콘택트 홀(26a)이 형성돼 있다.

또한, 절연층(26)상에 알루미늄 배선(27)이 설치되어, 상기 콘택트 홀(26a)에서 폴리실리콘 비트선(25)과 접촉돼 있다.

절연층(26)은, 콘택트 홀(24a)에 대응하여 폴리실리콘(25)에 형성된 오목부를 충전시키며 절연층(26)상단의 표면이 평탄하도록 하는 PSG(포스포실리케이트 글래스), PBSG(보로-포스포실리케이트 글래스), 또는 SOG(스핀-온-글래스)등의 연성을 나타내는 물질로 제조하는 것이 바람직하다.

본 발명의 중요한 한 특징은, 상기 콘택트 홀(26a)이 메모리 콘덴서(23)에 대응해서 형성된 점에 있다.

이와같이 함으로써, 적어도 하기의 잇점을 성취할 수 있다.

(a) 상기 메모리 콘덴서(23)가, 사이에 얇은 유전막(23b)을 개재하고 있는 폴리실리콘(23a)와 (23c)로 구성돼 있으므로, 상기 메모리 콘덴서(23)바로 위에 위치된 콘택트 홀(26a)에서의 전기적 접촉이 기계적으로 강하게 지지된다. 상기 폴리실리콘층(25)하부의 실리콘 옥사이드층(24), 또는 특히 폴리실리콘 층(25)상의 절연층(26)이 물을 흡수하는 경향이 있고, 이 흡수된 물이, DRAM 제조의 최종 단계에서 행하는 열처리시 방출됨을 주의해야 한다. 따라서, 상기 실리콘 옥사이드 층(24) 또는 절연층(26)이 변형되거나 또는 균열될 상당한 위험성이 있다.

이러한 콘택트 홀(26a)이 기계적 불안정성은 필연적으로 상기 전기적 접촉의 기계적 불안정을 초래한다. 이러한 기계적 불안정성은 명백하게 제 2 실시예를 나타내는 제 6 도를 참조해서 후술하는 바와같이 메모리 콘덴서(23)용으로서 적층 콘덴서가 사용되는 경우와 같이 절연층의 층두께가 증가함에 따라 증가한다.

(b) 상기 콘택트 홀(26a)을 상기 메모리 콘덴서(23)의 전영역상에 설치할 수도 있다. 그럼으로써, 신뢰성있는 접촉을 달성할 수 있다.

본 발명의 제 2 실시예를 제 6 도를 참조하여 하기에 설명한다. 제 6 도에서, 제 5 도의 대응부들과 동일한 부재들은 동일 참조번호로 표시돼 있고, 이들의 설명은 생략한다.

본 실시예에서, 실리콘 니트라이드 유전막(23b')이 다수층으로 증첩돼 있고, 이 유전막(23b')에 대응해서, 폴리실리콘 스토리지 전극(23a')가 폴리실리콘 대향 전극(23c')이 다수층 상태로 설치돼 있는 소위 적층 메모리 콘덴서(23c')가 제공된다.

그럼으로써, 이 메모리 셀 콘덴서의 용량이 상당히 증가될 수 있다.

상기와 같은 구성에서는, 절연층(24)의 두께(H)증가가 필연적이다. 따라서, 상기 제 1 실시예에 관하여 전술한 콘택트 홀(26a)의 기계적 불안정성 문제는, 이 콘택트 홀(26a)이 적층 메모리셀 콘덴서(23') 바로 윗영역 이외의 영역에 설치되는 경우 심각한 문제가 된다.

상기 절연층(24)의 두께는, 이 층(24)의 전체 두께 H가 크더라도, 상기 적층 메모리 셀 콘덴서(23') 바로 윗 영역에서는, 상대적으로 얇음을 주목해야 한다.

따라서, 본 발명에 의한 DRAM의 구성은, 상기 메모리 셀 콘덴서를 적층 콘덴서 구성으로한 DRAM 장치에 특히 적합하다.

이러한 적층 콘덴서 및 그의 제조방법은, 참조문헌인, 유럽특허원 EP 0 295 709 A2에 잘 나타나 있다.

다음은, 본 발명의 제 3 실시예를 DRAM의 제조공정들을 나타내는 제 7a∼7x도를 참조하여 설명한다.

제 7a 도를 참조해서 보면, 실리콘 기판(30)을 건조 분위기 중에서 산화공정 처리한다.

그럼으로써, 약 200Å 두께의 얇은 실리콘 옥사이드층(31)을 형성하여 실리콘 기판(30)의 표면을 피복한다. 또한, 상기 층(31)상에 실리콘 니트라이드층(32)을 약 1500Å의 두께로 증착한다.

제 7b 도의 공정에서는, 후공정에서 형성되는 전계산화물 영역에 대응하도록 실리콘 니트라이드층(32)을 패턴하고 제 7c 도의 공정에서는, 포토레지스트(33)를 마스크로서 사용하여 인 이온 주입을 행한다. 그럼으로서 n^--형 웰(well)(30a)이 기판(30)에 형성된다.

다음, 제 7d 도의 공정에서는, 포토레지스트(33)를 제거하고, 다른 포토레지스트(34)를 형성하여 상기 n⁺-형 웰을 보호한다.

또한, 상기 포토레지스트(34)에 의해 보호되지 않은 기판 영역내로 붕소이온 주입을 행한다.

제 7e 도의 공정에서는, 포토레지스트(34)를 제거하여 얻어진 구조체를 습한 산소분위기 중에서 900℃의 열 산화처리를 행한다.

그럼으로써, 전계산화물 영역(30b)∼(30d)를 약 500Å의 두께로 형성한다.

이 전계산화물 영역(30c) 하부에는, 제 7d 도의 공정에서 행해진 이온주입 결과 생긴 채널홈에 p⁺형 영역(30e)이 형성돼 있음을 주목해야 한다. 이와 유사하게, 전계산화물 영역(30d)하부에는 다른 p⁺형 채널홈 영역(30f)이 형성돼 있다.

또한, 제 7f 도의 공정에서는, 상기 n⁺형 웰(30a)을 포토레지스트(35)로 보호하면서 붕소이온주입을 행함으로써, 기판(30)을 p⁺형으로 도우프(dope)한다.

제 7g 도의 공정에서는, 포토레지스트(35)를 제거하고, 그 기판 전면상에 화학기상증착에 의해서 약 1200Å 두께의 폴리실리콘층(36)을 증착한다. 이 폴리실리콘 층(36)은 제 7h 도의 공정에서 패터닝후 DRAM 장치의 워드선을 형성한다. 대표적인 제조방법에서는 제 7g 도에 도시된 바와같이, 상기 폴리실리콘층(36)상에 약 1000Å 두께의 텅스텐 실리사이드층(37)을 더 형성하여 비트선의 저항을 저감시킨다.

제 7h 도의 공정에서는, 폴리실리콘(36)과 텅스턴 실리사이드층(37)을 다수의 평행스트라이프(38a), (38b), (38c) 및 (38d)로 패턴하며, DRAM 장치의 워드선으로서 스트라이프(38a)과 (38b)가 사용된다.

나머지 스트라이프인 (38c)와 (38d)는, DRAM 장치의 주변회로를 구성하는 트랜지스터의 게이트로서 사용된다.

제 7i 도의 공정에서는, 전계산화물영역(30c)과 전계산화물 영역(30d) 사이의 노출영역을 제외한 제 7h 도의 구조물 전체를 포토레지스트(39)로 피복한다. 상기 노출영역에는 상기 패턴된 도체구조물(38c)이 포함됨을 주목해야 한다.

또한, 상기 포토레지스트(39)를 마스크로 사용하여, 인 이온 주입을 행한다. 그럼으로써, 기판(30)의 구조물(38c)의 양측에 n형 확산영역(30g)과 n형 확산영역(30h)의 형성되고 MOS 트랜지스터 T1이 형성된다. 이 트랜지스터는 DRAM 장치의 주변회로용으로 사용될 수 있다.

제 7j 도의 공정에서는, 포토레지스트(39)를 제거하고, 전송 트랜지스터용으로 사용되는 영역만 노출되게 다른 포토레지스트(40)를 제거한다. 또한, p⁺이온 주입 공정을 다시 행함으로써, n형 소오스 영역(30i)과 n형 드레인영역(30j)이 기판(30)내에 형성된다.

그럼으로써, 상기 소오스영역(30i), 드레인 영역(30j) 및 도전 구조물(38a)에 의해 전송 트랜지스터 TR이 형성된다.

제 7k 도의 공정에서는, 상기 포토레지스트(40)를 제거한후, 그 구조물 상에 약 3000Å 두께의 실리콘 옥사이드층(41)을 증착한다.

제 7l 도의 공정에서, 이 실리콘 옥사이드층(41)을 후면 에칭하여, 폴리실리콘/텅스텐 실리사이드 도전 스트라이프(38a)∼(38c)의 양측벽에 실리콘 옥사이드가 잔존하는 구조물을 얻는다. 또한, 상기 측벽의 실리콘 옥사이드를 마스크로 사용해서, 비소 이온주입을 행하여, 확산영역(30g)∼(30j)를 확산영역(30g')∼(30j')로 변성시킨다.

이 이온주입중, 상기 n형 웰(30a)은 포토레지스트(42)에 의해 보호된다.

제 7m 도의 공정에서는, 상기 포토레지스트(42)를 제거하고, 상기 웰(30a)에 대응하는 영역만 노출되게 다른 포토레지스트(43)를 형성한다.

또한, 상기 포토레지스트와, 양측에 실리콘 옥사이드를 포함하는 도전 구조물(38d)를 마스크로서 사용하여 BF₂이온주입을 행하여 상기 웰(30a) 내에, P-형 확산영역(30a-1)과 (30a-2)를 형성한다.

그럼으로써, DRAM 장치의 주변회로용으로 사용되는 트랜지스터 T2가 형성된다.

다음, 제 7n 도의 공정에서는, 상기 포토레지스트(43)를 제거하고, 상기 7M공정에서, 얻어진 구조물상에, 화학기상증착법에 의해 약 1200Å 두께의 실리콘 옥사이드층(44)을 균일하게 증착한다. 또한, DRAM의 전송 트랜지스터 TR의 드레인으로서 작용하는 상기 확산영역(30j')이 노출되게, 이 확산영역(30j')에 대응해서 실리콘 옥사이드층(44)에 콘택트홀(44a)을 형성한다.

또한, 상기 콘택트 홀(44a)에서 폴리실리콘층(45)이 트랜지스터 TR의 드레인(30j')과 접촉하도록, 화학기상증착법에 의하여, 상기 실리콘 옥사이드층(44)상에 약 2000Å 두께의 폴리실리콘 층(45)을 증착한다.

다음은, 제 7o 도의 공정에서는 상기 콘택트 홀(44a)에서 상기 드레인 영역(30j')과 접촉하고 그리고 상기 폴리실리콘/텅스턴 실리사이드 구조물(38a)와 (38b)상의 실리콘 옥사이드층(44)상에 형성된 부분(45a)만 잔존되도록, 상기 폴리실리콘 층(45)을 패턴한다. 그럼으로써, 폴리실리콘층(45a)의 두께가 약 1000Å으로 저감되고, 상기 폴리실리콘 층(45a)이 DRAM 장치의 메모리 콘덴서의 스토리지 전극을 형성한다.

또한, 제 7p 도의 공정에서는, 상기 폴리실리콘 전극(45a)상에 약 75Å두께의 실리콘 니트라이드막(46)을 상기 콘덴서의 유전막으로서 증착한다.

또한, 상기 실리콘 니트라이드막(46)상에, 약 1500Å두께의 폴리실리콘층(47)을 메모리셀 콘덴서(48)의 대향 전극으로서 증착함으로써 메모리 셀 콘덴서(48)가 형성된다.

상기 메모리 셀 콘덴서(48), 유럽특허원 EP 0 295 709 A2에 실시예로서 개시된 바와 같은 적층콘덴서로 할 수도 있다.

또한, 제 7q 도의 공정에서는, 상기에서 얻어진 구조물을 화학기상 증착법에 의해 약 2500Å두께의 실리콘 옥사이드층(49)으로 피복하고, 확산영역(30i'), (30j'), (30g'), (30h'), (30a-2) 및 (30a-1)에 각각 대응해서, 콘택트 홀(49a)∼(49d)를 형성한다.

제 7r 도의 공정에서는, 상기 실리콘 옥사이드층(49)상에 약 1000Å두께의 폴리실리콘층(50)을 증착하여, 상기 콘택트 홀들에서 상기 확산영역(30a-1), (30a-2), (30g'), (30h'), (30i') 및 (30j')와 접촉시키고, 이 폴리실리콘층(50)상에 약 2000Å두께의 텅스텐 실리사이드층(51)을 형성한다.

제 7s 도의 공정에서는, 상기 폴리실리콘층(50)과 텅스턴 실리사이드층(51)을 전극(51a), (51b), (51c) 및 (51d)로 패턴한다.

또한, 이 전극들(51a∼51d)을 화학기상증착법에 의해 형성된 PSG층(52)내에 매입한다.

상기 증착후, 약 700℃에서 PSG층(52)을 열처리하여 우수한 평탄면을 얻는다.

제 7t 도의 공정에서는, 상기 PSG층(52)에, 상기 메모리 셀 콘덴서(48)에 대응해서 콘택트 홀(52a)을 설치함으로써, 상기 메모리 셀 콘덴서(48)바로 위에 위치하는 부분에 상기 전극(51a)을 노출시키고 제 7u 도의 단계에서는, 상기 PSG층(52)상에, 스퍼터링 법에 의해서 약 1㎛ 두께의 얄루미늄 층(53)을 증착한다. 그럼으로써, 상기 알루미늄층(53)이, 상기 전극(51a)을 형성하는 텅스턴 실리사이드층(51)과 접촉된다.

제 7v 도의 단계에서는, 상기 알루미늄층(53)을 패턴하여, DRAM 장치의 비트선을 따라 형성되는 전극(53a)을 패턴하고 상기층(52)상에 약 5000Å의 두께로 증착된 다른 PSG층(54)하부에 알루미늄 전극(53a)을 매입한다.

상기 층(52)를 또한, 약 700℃에서 열처리하여 평탄한 상층면을 얻는다.

제 7w 도의 공정에서는, 상기 층(52)와 (54)를 통하여 콘택트 홀(54a)을 형성하여 전극(51b)를 노출한다. 이와 유사하게, 상기 층(52)와 (54)를 통하여 콘택트 홀(54b)와 (54c)를 형성하여 전극(51c)와 (51d)를 각각 노출시킨다. 또한, 상기 층(54)상에 약 1㎛ 두께의 알루미늄층을 스퍼터링법에 의하여 증착하고, 그 다음 패턴하여, 비트선(38a)와 (38b)에 연하여 뻗은 전극(55a)와 (55b) 또는 상기 전극(51b), (51c) 및 (51d)에 각각 접속된 전극(55c), (55d) 및 (55c)를 형성한다. 또한, 제 7x 도의 공정에서는, 상기 구조물 전체를, 화학 기상증착법에 의해서 약 5000Å 두께의 PSG층(56)을 증착, 피복하고 이 PSG층(56)을 화학기상 증착법에 의해서 약 3000Å 두께의 보호 실리콘 니트라이드막(57)을 더 증착, 피복한다.

상기에 설명한 제조방법에서, 콘택트 홀(52a)을 형성한 후, 다수의 열처리를 행함을 주의해야 한다. 예를들어, 상기 PSG층(54) 또는 (56)증착시에는, 통상, 약 700℃에서 행해지는 리후로잉(reflowing)처리가 수반된다. 이러한 각 열처리에서, 상기 전극(51a)하부의 실리콘 옥사이드층(49)이 열을 받는다. 층(49)는 물을 흡수하는 경향이 있으므로, 상기 열처리에 의해 그 흡수된 물이 방출될 여지가 있다.

물이 방출되는 경우, 상기 층이 변형 또는 균열될 수 있으며, 콘택트 홀(52a)과 이 콘택트 홀(52a)을 통한 전기적 접촉이 손상될 상당한 위험성이 있다. 또한, 가열시 상기층(49)이 연성 변형될 가능성이 있다. 이 문제는, 저융점 글래스를 상기층(49)에 사용한 경우, 특히 심각한 문제가 된다.

본 발명에서는, 상기 콘택트 홀(52a)을 메모리 셀 콘덴서(48)의 바로위에 배치하여, 이 메모리 셀 콘덴서(48)에 의해 상기 콘택트 홀과 전기적 접촉을 기계적으로 강하게 지지함으로써, 상기 위험을 적극적으로 방지한다.

따라서 신뢰성 있는 DRAM 장치를 얻을 수 있다.

또한 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (9)

1. 상부 주표면을 갖는 반도체 기판(20, 30)과, 이 반도체 기판상에 형성된 전송 트랜지스터(T, TR)와, 이 전송 트랜지스터는, 상기 반도체 기판에 형성되고 기판의 상부 주표면에서 노출된 제 1 과 제 2 확산영역(20c, 20b)를 포함하며, 상기 반도체 기판상에 설치된 메모리 셀 콘덴서(23, 48)와, 이 메모리 셀 콘덴서의 제 1 전극은 상기 반도체 기판의 상부주표면에서 상기 제 1 확산영역과 접촉되고 반도체 기판에 대해서 상기 상부 주표면 위에 위치하며, 그의 제 2 전극(23c)는 상기 제 1 전극과 대향하고 그리고 그의 유전막(23b)은 상기 제 1 과 제 2 전극간에 개재돼 있으며, 상기 반도체 기판상에 다이나믹 랜덤억세스 메모리의 워드선으로서 제 1 방향으로 뻗어 형성된 제 1 도전패턴(21 ; 38a, 38b)과, 상기 반도체 기판의 상부 주표면상에 설치되어 상기 메모리 셀 콘덴서와 제 1 도전패턴을 매입하는 제 1 절연층(24, 49)과, 이 제 1 절연층의 상부 주표면은 상기 메모리 셀 콘덴서와 제 1 도전패턴상에 위치하며, 상기 제 1 절연층상에 형성되어 상기 제 2 확산영역을 노출시키는 제 1 콘택트 홀(24a, 44a)과, 상부 주표면과 하부 주표면을 갖는 제 2 도전패턴(25 ; 50, 51)을 구비하며, 이 제 2 도전패턴은 상기 제 1 절연층의 상부 주표면상에 형성되고 상이한 제 2 방향로 뻗어 있는 다이나믹 랜덤 억세스 메모리 장치에서, 상기 제 2 도체 패턴(25, 50, 51)이, 상기 제 1 절연층의 상부 주표면을 따라 뻗어 있고, 상기 메모리 셀 콘덴서 위를 통과하며, 상기 제 2 도전패턴은 그 하부 주표면이 상기 제 1 콘택트 홀에서 상기 제 2 확산영역과 접촉하도록 형성돼 있고, 또한, 상부 주표면과 하부 주표면을 갖는 제 2 절연층(26, 52)과, 이 제 2 절연층은 상기 제 2 도전패턴상에 형성돼 있으며, 상기 메모리 셀 콘덴서에 대응하는, 이 콘덴서위에 위치된 상기 제 2 절연층 부분상에 형성되어 상기 제 2 도전 패턴의 상부 주표면을 노출하는 제 2 콘택트 홀(26a, 52a), 및 하부 주표면을 갖는 제 3 도체 패턴(27, 53a)을 더 구비하며, 이 제 3 도전패턴은, 상기 제 2 절연층상에, 상기 제 1 도전패턴과 실질상 일치하는 제 2 방향으로 뻗어, 상기 다이나믹 랜덤 억세스 메모리의 비트선으로서 형성돼 있고, 상기 제 3 도전 패턴의 주표면이 상기 제 2 콘택트 홀에서 상기 제 2 도전 패턴의 상부 주표면과 접촉된 것이 특징인 다이나믹 랜덤 억세스 메모리 장치.
2. 제 1 항에 있어서, 상기 제 3 도전패턴(27, 53a)이 알루미늄으로된 것이 특징인 다이나믹 랜덤 억세스 메모리 장치.
3. 제 1 항에 있어서, 상기 메모리 셀 콘덴서(23')가 적층콘덴서 구성이며, 이 콘덴서의 제 1 과 제 2 전극(23a', 23c')이 이 전극들 각 쌍 사이에 개재된 유전막(23b')과 함께 다수층으로 적층된 것이 특징인 다이나믹 랜덤 억세스 메모리 장치.
4. 제 3 항에 있어서, 상기 제 2 도전패턴(27, 53a)의 상기 하부 주표면이, 상기 제 2 콘택트 홀(26a, 52a)과 대응하는 그의 영역에서, 상기 제 1 절연층(24, 49)을 사이에 두고, 메모리 셀 콘덴서(23, 23', 48)의 제 2 전극(23b, 23b', 47)가 대면하고 있는 것이 특징인 다이나믹 랜덤 억세스 메모리 장치.
5. 제 1 항에 있어서, 상기 제 2 도전패턴(25, 53a)이 화학 기상증착법에 의해 증착된 물질로 구성된 것이 특징인 다이나믹 랜덤 억세스 메모리 장치.
6. 제 1 항에 있어서, 상기 제 2 절연층(26, 52)이 가열시 평탄면을 형성하는 물질로 구성된 것이 특징인 다이나믹 랜덤 억세스 메모리 장치.
7. 반도체 기판상에 제 1 방향으로 뻗는 제 1 도체 스트라이프(21, 38a, 38b)를 워드선으로서 형성하고, 상기 기판에, 제 1 과 제 2 확산영역(20c, 20b ; 30j, 30i')을 랜덤 억세스 메모리의 전송 트랜지스터로서 형성하고, 제 1 전극과 제 2 전극(23a, 23c ; 45a, 47)을 유전막(23b, 26)을 사이에 두고 교호로 적층한 적층물로서 메모리 셀 콘덴서(23, 48)를 형성하여 메모리 셀 콘덴서가 상기 제 1 확산영역과 접촉되도록 하고, 상기 제 1 절연층 하부에 워드선과 메모리 셀 콘덴서가 매입되도록 제 1 절연층(24, 49)을 증착하고, 상기 제 1 절연층에 제 1 콘택트 홀(24a, 44a)을 형성하여 반도체 기판에 제 1 확산영역을 노출시키고, 상기 제 1 절연층 표면에 제 1 도전재(25, 50)를 증착하여 상기 제 1 콘택트 홀을 통해서 상기 제 2 확산영역과 전기적 접촉을 형성함으로써 행하는 전송 트랜지스터(T, TR)와 메모리 셀 콘덴서(23, 48)를 구비한 다이나믹 랜덤 억세스 메모리장치의 제조방법에서, 상기 제 1 도전재를 패턴하여 제 2 도체 스트라이프(25, 51a)를 형성하여 이 제 2 도전 스트라이프가 상기 제 1 절연층 표면을 따라 메모리 셀 콘덴서위를 통과하도록 하고, 상기 제 1 절연층상에 제 2 절연층(26, 52)을 증착하여 상기 제 2 도전 스트라이프를 매입하고, 상기 제 2 절연층에 제 2 콘택트 홀(26a, 52a)을 형성하여, 상기 메모리 셀 콘덴서 바로 위의 영역에 대응해서 제 2 도전 스트라이프의 일부가 노출되게 하고, 상기 제 2 절연층상에 제 2 도전층(27, 53)을 증착하여, 상기 제 2 콘택트 홀에서 제 2 도전 스트라이프와의 전기적 접촉을 형성하고, 그리고 상기 제 2 도전층을 패턴하여, 상기 제 1 방향과는 상이한 제 2 방향으로 뻗은 제 3 도전 스트라이프(27, 53a)를 다이나믹 랜덤 억세스 메모리의 비트선으로서 형성하는 것이 특징인 다이나믹 랜덤 억세스 메모리 장치의 제조방법.
8. 제 7 항에 있어서, 상기 제 1 도전재 증착공정이 화학 기상 증착공정인 것이 특징인 다이나믹 랜덤 억세스 메모리 장치의 제조방법.
9. 제 7 항에 있어서, 상기 제 2 도전재 증착공정이 스퍼터링 공정을 포함하는 것이 특징인 다이나믹 랜덤 억세스 메모리 장치의 제조방법.