KR930009482B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명을 E2PROM에 적용한 경우의 터널절연막 근방을 도시한 단면도.
제 2 도는 상기 제 1 도의 E2PROM에 있어서 터널절연막의 깊이방향의 불순물프로파일을 도시한 도면.
제 3a 내지 d 도는 본 발명의 제조방법을 E2PROM의 메모리트랜지스터에 적용한 경우를 도시한 단면도.
제 4a 내지 d 도는 본 발명의 제조방법을 로직트랜지스터에 적용한 경우를 도시한 단면도.
제 5 도는 본 발명을 트윈웰구조의 반도체장치에 적용한 경우를 도시한 단면도.
제 6 도는 종래의 2층 폴리실리콘구조의 E2PROM을 도시한 단면도.
제 7 도는 부유게이트로의 인확산시간에 대해 터널절연막의 누적불량율과 폴리-폴리(Poly-Poly) 절연막의 내압의 트레이드오프곡선을 도시한 도면.
제 8 도는 종래의 E2PROM에 있어서 산화막의 깊이방향의 불순물프로파일을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : p형 실리콘기판 2 : n형 확산영역
3, 4, 14 : 실리콘산화막 5, 15 : 실리콘산화질화막
6, 8, 16 : 폴리실리콘막 7 : 폴리-폴리(Poly-Poly)절연막
[산업상의 이용분야]
본 발명은 매우 얇은 (≤100Å) 게이트산화막 또는 터널산화막을 갖춘 폴리실리콘게이트의 반도체장치에 관한 것으로, 특히 2층 폴리실리콘층구조(FLOTOX형)로 되어 데이터를 전기적으로 바꿔 기록할 수 있도록 된 불휘발성 기억장치 및 그 제조방법에 관한것이다.
[종래의 기술 및 그 문제점]
2층 폴리실리콘구조로 되어 데이터를 전기적으로 바꿔 기록할 수 있도록 된 종래의 기억장치, 예컨대 E2PROM은 제 6 도에 도시된 바와 같은 단면구조를 갖추고 있는바, 도면중 참조부호 21은 p형 실리콘기판, 22는 n형 불순물영역, 23은 게이트산화막, 24는 터널산화막, 25는 선택게이트, 26은 부유게이트, 27은 폴리-폴리절연막, 28은 제어게이트를 각각 나타낸다.
상기 E2PROM에 있어서, 부유게이트(26)로는 통상적으로 불순물이 도핑된 도전성 폴리실리콘막을 사용하고, 이 폴리실리콘막으로 n형 불순물을 도핑시키는 방법은 POCl3가스를 사용한 열확산(이하,「인확산」이라 한다)이 일반적이다. 또, 이 인확산의 시간에 대해 터널산화막(24)의 신뢰성과 폴리-폴리절연막(27)의 내압은 트레이드오프관계(Trade off 關係)에 있다는 것이 알려져 있다.
구체적으로 설명하면, 제 7 도에 도시된 바와 같이 부유게이트(26)로의 인확산시간이 짧은 경우에는 이 부유게이트(26)상에 많은 돌기가 생기므로 폴리-폴리절연막(27 ; 부유게이트(26)와 제어게이트(28) 사이의 층간절연막을 뜻함)의 내압이 저하된다[곡선 a]. 한편, 부유게이트(26)로의 인확산시간이 긴 경우에는 이 부유게이트(26)로부터의 인이 터널산화막(24)중으로 확산되므로 그 신뢰성이 낮아진다. 즉, 터널산화막(24)의 누적불량률(또는 Weibull 분포)이 높아진다[곡선 b]. 따라서 종래에는 터널산화막(24)의 신뢰성과 폴리-폴리절연막(27)의 내압 양쪽을 동시에 만족시키기 위한 인확산시간, 예컨대 제 7 도에서 t1을 선택하고 있었다.
그러나, 이와 같은 인확산시간의 최적화에 의해 폴리-폴리절연막(27)의 내압과 터널산화막(24)의 신뢰성을 만족시킬 수 있는 것은 상기 터널산화막(24)의 두께가 100Å 정도까지 일때다. 이와 같은 점과 관련해서, 장래에는 고집적화에 따른 터널산화막(24)의 박막화가 필수적일 것이므로, 인확산시간의 최적화만으로는 그러한 요구에 대응할 수 없게 되리라고 쉽게 예상된다.
또, 종래 이와 같은 터널산화막(24)의 박막화에 따른 폐해에 대해서는 그 터널산화막(24)을 질화처리하는 열질화방법이 고려되고 있다. 그러나, 이 열질화방법은 확산노(擴散爐)를 사용해서 NH3분위기중에서 장시간의 어닐링을 행하여 터널산화막(24)으로 질소원자(N)를 혼입하는 것이다. 이 때문에 터널산화막(24)으로 혼입된 질소원자가 파일업(pile up ; 반도체기판과의 경계영역에 축적되는 것을 말함) 된다는 것이 알려져 있다. 즉, 제 8 도의 불순물프로파일에 도시된 바와 같이, 터널산화막(24)중의 질소원자는 부유게이트(26)와 반도체기판(21) 각각의 경계면영역에서 검출된다. 따라서, 반도체기판(21)과의 경계영역에서는 Si-N기가 형성되어 정전하가 증가되거나 Nss(表面準位密度)가 증대된다. 그 결과, 채널이동도의 저하, 터널 산화막의 내압불량 등이 야기되는 결점이 있다.
이와 같이 종래의 반도체장치는 고집적화에 따른 터널산화막의 박막화에 의해 폴리-폴리절연막의 내압과 터널산화막의 신뢰성을 동시에 만족시킬 수 없다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 장래에 예상되는 게이트산화막 또는 터널산화막의 박막화에 대해서도 인확산시간에 의존하지 않고서 그 신뢰성을 유지할 수 있는 폴리실리콘게이트의 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 예컨대 100Å 이하의 게이트절연막을 갖춘 폴리실리콘게이트 트랜지스터에 있어서, 그 게이트절연막이 반도체기판상에 형성되는 예컨대 실리콘산화막과, 이 실리콘산화막과 상기 폴리실리콘게이트의 경계면영역에 형성되면서 조성이 SixNyOz로 표시되는 실리콘질화막을 구비한 구성으로 되어 있다.
또, 예컨대 100Å 이하의 터널절연막을 갖추고 전기적으로 데이터를 바꿔 기록할 수 있도록 된 불휘발성 기억장치에 있어서, 그 터널절연막이 반도체기판상에 형성되는 예컨대 실리콘산화막과, 이 실리콘산화막과 부유게이트전극의 경계면영역상에 형성되면서 조성이 SixNyOz로 표시되는 실리콘질화산화막을 구비한 구성으로 되어 있다.
또, 상기 실리콘질화산화막은 상기 실리콘산화막과 반도체기판과의 경계면영역이 아니라 적어도 상기 실리콘산화막과 폴리실리콘게이트와의 경계면영역에 형성되면 된다.
그리고, 상기 실리콘질화산화막의 제조방법은 게이트절연막 또는 터널절연막으로서, 예컨대 실리콘질화막을 형성한 후에 N2, NH3, N2H4등의 질소원자를 포함하는 가스분위기중에서 RTA(Rapid Thermal Anneal)를 행하도록 되어 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 치밀한 실리콘질화산막이 적어도 폴리실리콘게이트의 바로 아래 존재하게 된다. 즉, 장래에 예상되는 게이트절연막 또는 터널절연막의 박막화에 대해서도 현상태의 인확산 프로세서에 의해 상기 폴리실리콘게이트로 불순물을 도핑시킬 수 있게 된다. 더욱이, 상기 실리콘산화질화막은 실리콘산화막과 반도체기판과의 경계면영역에 형성되는 것이 아니므로 상기 게이트절연막 또는 터널절연막의 신뢰성도 유지할 수 있게 된다. 또, 인확산시간의 최적화에 따라 터널절연막의 신뢰성과 폴리-폴리절연막의 내압을 동시에 만족시킬 수 있게 된다.
또, 상기한 방법에 의하면, 상기 실리콘질화산화막이 N2, NH3, N2H4등의 질소원자를 포함하는 가스분위기중에서 RTA에 의해 형성되는데, 이 RTA는 장시간의 어닐링을 필요로 하지 않으므로 질소원자의 파일업을 막을 수 있다. 이에 따라 채널이동도의 저하와 게이트절연막 또는 터널산화막의 내입불량을 방지할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제 1 도는 본 발명의 반도체장치를 E2PROM에 적용한 실시예로서, 그 터널절연막 근방을 도시한 단면도이다.
본 실시예에서 p형 실리콘기판(1)의 표면영역에는 n형 확산영역(2)이 형성되어 있고, 또 기판(1)상에는 게이트절연막으로서 실리콘산화막(3)이 형성되어 있으며, 이러한 실리콘산화막(3)에는 터널창(Tunnel 窓)이 개공되어 있다. 이로 인해 노출된 n형 확산영역(2)상에는 실리콘산화막(4)이 형성되어 있다. 또, 실리콘산화막(3 및 4)상에는 그 조성이 SixOyNz로 표시되면서 화학양론비(化學量論比)가 불확정인 실리콘질화산화막(5)이 형성되어 있고, 이 실리콘질화산화막(5)상에는 부유게이트로 되는 폴리실리콘막(6)이 형성되어 있다. 이러한 실리콘산화막(4) 및 실리콘질화산화막(5)에 의해 터널절연막이 구성되는바, 그 막두께는 100Å정도 또는 이하로 박막화되어 있다. 여기서, 실리콘질화산화막(5)은 실리콘산화막(3, 4)과 기판(1)과의 경계면영역에 형성되지 않고 적어도 실리콘산화막(3, 4)과 폴리실리콘막(6)과의 경계면영역에 형성되는 것으로서, 상기 실리콘산화막(3, 4)에 질소원자를 혼입 축적시킬 수 있는 막을 말한다.
제 2 도는 상기 E2PROM에 있어서 터널절연막의 깊이방향(상기 제 1 도에 있어서 Ⅰ-Ⅰ' 방향)에 대한 실리콘원자(Si)와 산소원자(O) 및 질소원자(N)의 프로파일을 도시한 것이다.
터널절연막에 혼입되는 질소원자는 반도체기판과의 경계면영역에 축적되지 않고 부유게이트와의 경계면영역에 축적되어 있다. 즉, 종래와 같은 파일업이 있다는 것은 터널절연막, 예컨대 실리콘산화막을 질화처리한다고 하는 점에서 같지만, 원자적인 레벨에서 보면 구조적으로 완전히 다르게 되어 있다. 또, 이 질소원자는 순수한 실리콘산화막을 실리콘질화산화막으로 변환시킨다. 구체적으로는 순수한 실리콘산화막보다 치밀한 막으로 변화시킨다. 따라서, 이 질화산화막에 의해 인확산시 부유게이트로부터의 인의 침투를 방지할 수 있게 된다.
다음에는 상기한 E2PROM을 실현하기 위한 제조방법에 대해서 메모리트랜지스터를 예로 들어 제 3a 도 내지 d 도를 참조해서 설명한다. 동 도면에서 상기 제 1 도와 동일한 부분에는 동일한 참조부호를 표기하였다.
먼저, 제 3a 도에 도시된 바와 같이 p형 실리콘기판(1)에 소자분리영역(도시하지 않았음)을 형성한 후, 메모리트랜지스터의 임계치제어용 이온을 주입한다. 또, n형 확산영역(2)을 형성하기 위해 이온주입을 행한 후, 기판(1)상에 게이트절연막으로서의 실리콘산화막(3)을 형성한다.
이어서 제 3b 도에 도시된 바와 같이 통상적인 포토리소그라피기술을 이용해서 NH4F 에칭을 행하여 실릴콘산화막(3)의 소정의 장소에 n형 확산영역(2)에 도달하는 구멍을 형성한다. 그후, 구멍에 의해 노출된 n형 확산영역(2)상에 매우 얇은(100Å 정도 또는 그 이하) 실리콘산화막(4)을 형성한다.
이어서 제 3c 도에 도시된 바와 같이 NH3분위기중에서 1000℃~1200℃로 1분정도의 RTA(Rapid Thermal Anneal)를 행하여, 실리콘산화막(4)의 표면영역에 질소원자를 혼입시킨다. 그리고, 상기 실리콘산화막(4)상에 조성이 SixOyNz로 표시되며 화학량론비가 불확정인 실리콘질화산화막(5)을 형성한다. 이 RTA는 장시간의 어닐링을 필요로하지 않으므로, CVD법 등에 의한 SiN막에 비해 각 단에 질화산화막(5)의 막두께의 제어성을 좋게 할 수 있다. 더욱이, 기판(1)과 실리콘산화막(4)의 경계면에 있어서의 질소원자의 파일업을 방지할 수 있다(즉, 상기 제 2 도에 도시된 바와 같은 불순물프로파일을 실현할 수 있다).
이어서 상기 실리콘질화산화막(5)상에 부유게이트로 되는 제 1 폴리실리콘막(6)을 퇴적형성하고, 이 제 1 폴리실리콘막(6)을 인확산에 의해 도전성으로 만든다. 이때, 제 1 폴리실리콘막(6)으로부터의 인이 실리콘산화막(4)으로 스며드는 것은 상기 실리콘질화산화막(5)으로 방지할 수 있다.
이어서 제 3d 도에 도시된 바와 같이 제 1 폴리실리콘막(6)에 셀 슬리트(cell slit ; 도시하지 않았음)를 뚫은 다음 열산화를 행하여 폴리-폴리절연막(7)을 형성한다. 또, 이 폴리-폴리절연막(7)상에 제 2 폴리실리콘막(8)을 퇴적형성하고, 인확산에 의해 이를 도전성으로 만든다. 다음에는 통상적인 포토리소그라피기술을 이용하여 메모리트랜지스터의 패터닝을 행한다.
이와 같은 RTA 기술에 의한 질화방법을 이용하면 장시간의 어닐링이 필요하지 않으므로 기판(1)과 실리콘산화막(4)의 경계면에서 질소원자의 파일업을 방지할 수 있다.
그러나, 실리콘산화막(5)은 그 장벽 높이가 순수한 열산화막보다는 낮으므로, 부유게이트로부터의 전자의 인출이 실질적으로 용이하게 된다. 또, 전하유지특성(Retention)은 벌크산화막(RAT에 의해 질화되지 않은 실리콘산화막(3 및 4)을 일컬음)이 존재하고 있으므로 악화되지 않는다. 또, 터널절연막의 전류수송메카니즘은 순수한 실리콘산화막과 마찬가지로 파울러- 노드하임(Fowler-Nordheim)형 터널로 설명할 수 있다.
한편, 상기 실시예의 폴리-폴리절연막(7)은 산화막/질화막/산화막의 3층구조이어도 된다.
다음으로 본 발명을 CMOS 구조의 로직트랜지스터에 적용한 경우에 있어서 이를 실현하기 위한 제조방법에 관하여 제 4a 도 내지 d 도를 참조해서 설명한다.
먼저, 제 4a 도에 도시된 바와 같이 p형 실리콘기판(11)에 n웰영역(12)을 형성한다. 또, 통상적인 소자분리기술을 이용해서 소자능동영역과 필드영역(13)을 형성한다. 이어서 제 4b 도에 도시된 바와 같이, 트랜지스터의 임게치제어용 이온을 주입한 후, 열산화법에 의해 기판(1)상에 게이트절연막으로서 실리콘산화막(14)을 형성한다.
이어서 제 4c 도에 도시된 바와 같이, NH3분위기중에서 RTA를 행하여 실리콘산화막(14)의 표면영역에 질소원자를 혼입시킨다. 그리고, 실리콘산화막(14)상에 조성이 SixOyNz로 표시되는 실리콘질화산화막(15)을 형성한다. 또, 실리콘질화산화막(15)상에 게이트전극으로 되는 제 1 폴리실리콘막(16)을 퇴적형성한다. 또, 제 1 폴리실리콘막(16)에 인을 확산시켜서 도전성을 만든다. 이때, 제 1 폴리실리콘막(16)으로부터 실리콘산화막(14)으로 인이 스며드는 것은 상기 실리콘질화산화막(15)에 의해 방지된다.
다음으로 제 4d 도에 도시된 바와 같이, 로직트랜지스터의 패터닝을 행한다.
상기한 제조방법에 의한 로직트랜지스터는 치밀한 실리콘질화산화막(15)이 적어도 게이트전극(16)의 바로 아래에 형성되어 있다. 따라서, 상기 게이트전극(16)으로 불순물을 도핑할때에는 게이트산화막(14)의 신뢰성을 저하시키지 않고 통상적인 인확산 프로세스를 사용할 수 있다.
본 발명은 제 5 도에 도시된 바와 같이 극성이 다른 트랜지스터를 각가 웰로 둘러싼 트윈웰구조(Twin Well 구조)의 반도체장치에도 적용할 수 있다. 제 5 도에서 상기 제 4 도와 동일한 부분에는 동일한 참조부호로 기재하였다. 동 도면에서 참조부호 17은 p웰, 18은 저농도 n형 불순물영역, 19는 고농도 p형 불순물영역, 20은 고농동 n형 불순물영역을 각각 나타내고 있다.
상기한 실시예에 있어서 RTA를 행할때의 반응가스는 NH3에 한정되지 않고, N2, N2H4등과 같은 질소원자를 포함하는 가스이어도 상관없다. 또, 기판(1, 11)과 웰(12, 17), 확산영역(2, 18, 19, 20)등의 도전극성은 상기 실시예와 역도전형 이어도 상관없다. 또, 필요한 경우에는 산화막의 일부를 실리콘질화산화막으로 변환시키는 RTA 처리후, 예컨대 100℃ 이상 10분 정도의 건식산화처리를 행함으로써 반도체기판과 절연막사이의 질소원자의 퇴적량을 줄일 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같은 본 발명에 따른 반도체장치 및 그 제조방법에 의하면, 박막화된 게이트절연막 또는 터널절연막을 RTA 기술로 질화처리함으로써 치밀한 실리콘질화산화막을 적어도 폴리실리콘게이트의 바로 아래에 형성할 수 있다. 즉, 상기 폴리실리콘게이트로 불순물을 도핑할때 통상적인 인확산공정을 사용할 수 있다. 더욱이, 상기 실리콘질화산화막은 게이트절연막 또는 터널절연막과 반도체기판과의 경계면영역에 형성되지 않으므로 상기 게이트절연막 또는 터널절연막의 신뢰성을 저하시키지 않는다. 또, 인확산시간의 최적화에 의해 터널절연막의 신뢰성과 폴리-폴리절연막의 내압을 동시에 만족시킬 수 있다.
더욱이, 상기 실리콘질화산화막이 N2, NH3, N2H4등의 질소원자를 포함하는 가스분위기중에서 RTA에 의해 형성되는데, 이 RTA는 장시간의 어닐링을 필요로 하지 않으므로 기판과 게이트절연막 또는 터널절연막의 경계면에 있어서의 질소원자를 파일업을 방지할 수 있다. 따라서, 채널이동도의 저하나 게이트절연막 또는 터널절연막의 내압불량을 방지할 수 있고, 제조기술의 대폭적인 향상에 기여할 수 있게 된다.
Claims (6)
- 반도체기판(1)과, 이 반도체기판(1)상에 형성된 산화막(3, 4) 및, 이 산화막(3, 4)상에 불순물을 포함하여 형성되는 폴리실리콘층(6)을 구비한 반도체장치에 있어서, 상기 산화막(3, 4)과 폴리실리콘층(6) 사이에 실리콘질화산화막(5)이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 산화막이 후막부(3 ; 厚膜部)와 박막부(4 ; 薄膜部)로 구성되고, 상기 폴리실리콘층(6)이 전기적으로 부유상태인 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 폴리실리콘층(6)의 불순물이 인(P)인 것을 특징으로 하는 반도체장치.
- 반도체기판(1)과, 이 반도체기판(1)상에 형성된 산화막(3, 4) 및, 이 산화막(3, 4)상에 불순물을 포함하여 형성되는 폴리실리콘층(6)을 구비한 반도체장치의 제조방법에 있어서, 상기 산화막(3, 4)을 형성한 후 질소원자를 포함하는 가스분위기 중에서 열처리를 행하고, 상기 산화막(3, 4)의 표면 일부에 실리콘질화산화막(5)을 형성하도록 된 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서, 상기 산화막(3, 4)의 형성공정이 후막부(3 ; 厚膜部)와 박막부(4 ; 薄膜部)를 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서, 상기 불순물을 포함한 폴리실리콘층(6)의 형성공정이 인의 확산공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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