KR930006180B1 - M12 다중화 장치에서의 장애 탐색 장치 - Google Patents

Abstract

내용 없음.

Description

Ml2 다중화 장치에서의 장애 탐색 장치

제1도는 종래의 Ml2 다중화 장치의 시스템 블럭 구성도.

제2도는 본 발명에 따른 장애 탐색 장치를 적용한 Ml2 다중화 장치의 시스템 블럭 구성도.

제3도는 제2도중 데이타 비교부(300)의 상세 회로도.

제4도는 제2도중 타이밍 제어부(100)의 출력 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 타이밍 제어부 200 : 서브 디멀티플렉서

300 : 데이타 비교부 310 : 데이타 및 클럭선택부

320 : 일 래스틱 버퍼 330 : 비트에러 검출부

340 : BER 검출부 350 : 경보래치부

본 발명은 Ml2 다중화 장치에서의 장애 탐색 장치에 관한것으로, 특히 4개의 DS1신호 또는 3개의 DSIE신호를 하나의 DS2신호로 다중화 및 역다중화를 수행하는 Ml2 다중화 장치에 있어서 "온라인(on line)"상태에서 장애를 탐색하는 장치에 관한것이다.

현재 PCM(Pulse Code Moldulation) 다중변환 장치의 하나로서 Ml2 다중화 장치가 있다. 상기 Ml2 다중화 장치는 1.544Mbps 정보 전송율을 가지는 DS1 다중화신호 4개 또는 2.048Mbps 정보 전송율을 가지는 DSIE 다중화신호 3개를 다중화하여 6.321Mbps 정보 전송율을 가지는 DS2 다중화 신호 1개로 변환시키는 동시에 이의 역과정도 수행하는 장치이다. 여기서 상기 DS1, DSIE, DS2는 각종 전송 매체에 대한 전송 방식과의 사이에 PCM신호의 전송관계를 나타내는 디지탈 전송 계층(hierachy)에 따른다.

또한 상기 DS1 다중화 신호는 24CH의 전송 용량을 가지며, DSIE신호는 30CH의 전송 용량을 가지며, DS2신호는 96CH의 전송용량을 가진다. Ml2 다중화 장치는 제1도와 같이, 제1-제4선으로 종단 및 구동부(1-4)와 제1-제4채널 동기 조정부(5-8)와 멀티플렉서(9) 및 디멀티플렉서(10)로 구성된다. 상기 제1도의 구성은 제1-제 4채널(CH1-CH4)의 4개의 DS1신호를 하나의 DS2신호로 다중화 및 역다중화하는 장 치의 일반적인 개략 시스템 블럭 구성도이다.

상기 제1도의 구성중 제1-제4선로 종단 및 구동부(1-4)는 각각 동일하게 선로 종단부와 선로 구동부로 이루어져있다. 선로 종단부는 각각 대응되는 DS1수신단을 DS1선로 인퍼던스인 100ohm으로 종단시키며, 수신된 DS1 양극성신호(bipolar signal)로 부터 클럭신호 및 데이타를 추출해낸다. 선로 구동부는 단극 성(unipolar) 클럭신호 및 데이타를 DSX-1 접속조건을 만족시키는 양극성신호로 변환시키는 역할을 수행 한다. 제1-제4채널 동기 조정부(5-8)도 역시 각각 동일한 구성을 가지며 크게 동기(syncronization)부와 역동기(desyncronization)부로 이루어져 있다.

동기부는 비동기로 동작되는 두개의 DS1 신호들간에 적당한 지연을 허용하며 동기를 실현한다. 또한 역동기부에서 이의 역과정으로 디멀티플렉서(10)로 부터 추출된 클럭신호 및 테이타를 역동기시켜 양극성 변환에 필요한 수신출력(RX OUT) DS1 클럭신호 및 데이타로 변환시키는 역할도 수행한다.

멀티플렉서(9)는 각 제-제4선로 종단 및 구동부(1-4)를 거쳐 제1-제4채널 동기 조정부(5-8)에서 동기가 실현되어 출력된 4개의 DS1신호를 다중화하여 1개의 DS2송신신호(DS2 OUT)로 변환시킨다. 디멀티플렉서(10)는 1개의 DS2 수신신호(DS2 IN)를 역다중화하여 4개의 DS1신호로 변환시켜 제1-제4채널 동기 조정부(5-8)에 출력한다. 여기서 상기 DS1 및 DS2신호는 각각 테이타와 클럭신호를 가지는 신호이 다.

상기와 같은 Ml2 다중화 장치에서 시스템의 신뢰성 보장을 위해 장애 탐색이 필수적인데 대표적 방법으로는 송수신 클럭신호의 존재 유무, 시스템의 동기 손실등이 있으나, 이 방식들은 일정주기를 갖는 비트에러(bit error)는 발견할 수 없는 문제점이 있었다.

상기 문제점을 보완하는 다른 방식은 테스트 패턴(test pattern)의 발생 및 수신에 의해 장애를 탐색하는 방법이 있다. 이 방식은 자국 또는 대국의 루프백(loopback) 제어에 의해 비트 에러를 인식할 수가 있다. 그러나 이경우 선로를 "단선(off line)시켜야만 하여야 하는 단점이 있었다.

따라서 Ml2 다중화 장치에서 테스트 패턴의 발생 및 수신에 의한 종래의 장애 탐색 방식은 선로를 "단선"시켜야만 하므로 시스템의 가용도를 감소시키며 고장발생 위치를 정확히 인식할 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 Ml2 다중화 장치에 있어서, "온라인"상태로 고장발생을 감지해낼 수 있는 동시에 고장부위를 찾아낼 수 있으며 고장의 정도를 추정해 낼 수 있는 장애 탐색 장치를 제공함에 있다.

본 발명의 다른 목적은 Ml2 다중화 장치에 있어서, 선로를 "단선"시키지 않도록 자동적으로 끊임없이 장애 탐색을 할 수 있는 장애 탐색 장치를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 장애 탐색 장치를 적용한 Ml2 다중화 장치의 시스템 블럭 구성도로서, 전술한 제1도와 같은 종래의 M12 다중화 장치에 타이밍 제어부(100)와 서브멀티플렉서(200)와 데이타 비교부(300)가 추가되어 구성됨으로서 "온라이"상태로 장애 탐색을 수행한다.

타이밍 제어부(100)는 일정주기의 클럭신호를 소정분주 및 논리조합하여 전 채널에 대하여 주기적으로 장애 탐색을 하기 위하여 채널 지정시간(T)동안 특정 채널을 지정하는 채널선택 어드레스(CSA)를 발생하며, 상기 특정 채널에 대한 지정 시작을 나타내는 지정 클록신호(TCK)와 상기 지정 클록실호(TCK) 발생부터 제1시간(T1) 후 마다 발생되는 리세트신호(RES)와 상기 지정 클록신호(TCK) 발생 시점부터 제4시간 (T4) 동안 액티브(active)되는 비교 금지신호(CI)를 발생한다.

서브 디멀티플렉서(200)는 상기 멀티플렉서(9)의 출련단자와 상기 디멀티플렉서(10)의 입력단자에 접속되어 DS2 송신신호(DS2 OUT)의 DS2 수신신호(DS2 IN)를 역다중화 한후, 상기 채널선택 어드레스(CSA)에 의해 주기적으로 지정되는 DS1 채널의 데이타와 클록신호를 선택 출력한다.

데이타 비교부(300)는 제1-제4 선로 종단 및 구동부(1-4)와 제1-제4채널 동기 조정부(5-8)사이의 각 입력단자 및 출력단자에 접속되어 상기 채널 산택 어드레스(CSA)에 의해 주기적으로 지정되는 DS1 채널의 데이타와 상기 서브 디멀티플렉서(200)에서 선택 출력되는 DS1 채널의 데이타를 상기 지정 클록신호 (TCK)화 리세트신호(RES) 및 비교금지신호(CI)의 제어에 의해 비교하여 해당 채널에 대한 장애를 탐색한다.

제3도는 상기 제2도의 구성중 데이타 비교부(300)의 상세 회로도로서, 제1-제4선로종단 및 구동부 (1-4)와 제1-제4채널 동기 조정부(5-8) 사이의 각 입련단자 및 출력단자에 접속되어 채널 선택 어드레스(CSA)에 의해 각 DS1 채널의 송,수신 데이타(TXD,RXD) 및 송, 수신 클록신호(TXC,RXC)를 주기적으로 선택 출력하는 데이타 및 클럭선택부(310)와, 리세트신호(RES)를 반전시키는 인버터(12)와, 일정 크 기의 데이타 저장영역을 가지고 있으며 상기 반전 리세트신호(에 의해 리세트된후, 데이타의 선입선출 (Fist In First Out) 동작을 하여 상기 데이타 및 클럭선택회로(310)의 선택된 데이타를 선택된 클록신호에 의해 저장하고 서브 디멀티플렉서(200)의 선택 클륵신호에 의해 출력되는 일래스틱 버퍼(elastic buffer)(320)와, 상기 일래스틱 버퍼(320)의 출력 데이타와 상기 서브 디멀티플렉서(200)의 선택 출력 데이타를 상기 비교 금지신호(CI)가 액티브인 제4시간(T4) 동안 동기 고정(lock-up) 시킨후, 비트단위로 비교하여 비트 에러(bit error)를 검출하는 비트 에러 검출부(330)와, 비교 금지신호(Cl)를 반전시키는 인버터(14)와, 소정의 이전 경보상태 신호(PAS) 입력에 따라 선택적으로 결정되는 제1, 제2검출 임계값(TH1,TH2)을 가지며, 상기 지정 클록신호(TCK)의 주기내에서 상기 반전 비교 금지신호()가 액티브인 제3시간(T3)동안 상기 비트 에러를 카운트하여 서브 디멀티플렉서(200)의 선택 출력 클록신호와의 비에 의해 비트 에러율(Bit Error Rate :이하 "BER"이라함)을 검출하고, 상기 검출된 BER이 상기 결정된 검출 임계값 이상일 경우 경보신호(ALM)를 발생하는 BER검출부(340)와, 상기 지정 클록신호(TCK)의 주기인 채널 지정시간(T)동안 상기 채널 선택 어드레스(CSA)에 의해 지정되는 채널로 상기 경보신호(ALM)를 래치(latch) 출력하며, 해당 채널의 이전 경보상태를 이전 경보상태신호(PAS)로 상기 BER 겸출부(340)에 제공하는 경보래치부(350)로 구성된다.

상기 제3도의 구성중 데이타 및 클럭선택부(310)는 상기 제1-제4선로 종단 및 구동부(1-4)와 상기 제1-제4채널 동기 조정부(5-8) 사이의 송, 수신 데이타(TXD, RXD)중 상기 채널 선택 어드레스(CAS)에 의해 지정되는 채널의 데이타를 선택하는 멀티플렉서(16)와, 상기 제1-제4선로 중단 및 구동부(1-4)와 상기 제1-제4채널 동기 조정부(5-8)사이의 송, 수신 클록신호(TXC,RXC)중 상기 채널선택 어드레스(CAS)에 의해 지정되는 채널의 클록신호를 선택하는 멀티플렉서(18)로 구성된다.

비트에러 검출부(330)는 상기 일래스틱 버퍼(320)의 출력 데이타를 상기 서브 디멀티플렉서(200)의 선택 출력 클록신호로서 소정의 지연 지정신호에 의해 가변 지정되는 지연 길이로 쉬프트 지연 출력하는 가변지연기(20)와, 상기 서브 디멀티플렉서(200)의 선택 출력 데이타를 상기 서브 디멀티플렉서(200)의 선택 출력 클록신호로서 소정의 설정 지연 길이로 쉬프트 지연 출력하는 고정 지연기(22)와, 상기 가변 지연기(20)와 상기 고정 지연기(22)의 지연출력 데이타를 배타적 논리합에 의해 비교하는 익스클루시브(exclusive)오아게이트(24)와, 상기 비교 금지신호(CI)가 엑티브인 제4시간(T4) 동안 상기 익스클루시브 오아게이트(24)의 출력을 지연 지정신호로 상기 가변지연기(20)에 제공하는 앤드게이트(26)로 구성된다.

제4도는 상기 제2도중 타이밍 제어부(100)의 출력 타이밍도로서, 제4도(a)는 3비트의 채널 선택 어드레스(CSAO-CSA2)의 출력 타이밍을 나타낸 것이며, 멀티플렉서(9)와 디멀티플렉서(10)의 각각에 대한 채널 장애 탐색을 위한 8개의 타임 슬롯(time slot)을 주기적으로 생성함을 나타낸 것이다.

제4도(b)는 리세트신호(RES)의 출력 타이밍을 나타낸 것으로 채널 지정시간(T)의 주기를 가지며 서브 디멀티플렉서(200)가 리프레임(reframe)된후 일래스틱버퍼(320)를 리세트 시키기 위한 신호 타이밍이다.

제4도(c)는 비교 금지신호(CI)의 출력 타이밍을 나타낸 것으로, 논리 "1"로 액티브되는 제4시간(T4)동안 비트 에러 검출부(330)의 비교 데이타를 동기 고정시키고 비트 에러 검출을 금지 시키기 위한 신호 타이밍이다.

제4도(d)는 상기 비교 금지신호(CI)의 반전신호의 타이밍을 나타낸 것으로, 논리 "1"로 액티브 되는 제3시간(T3) 동안 BER검출부(340)가 BER검출 동작을 수행하도록 한다.

제4도(e)는 채널 지정시간(T)의 주기를 가지는 지정 클럭신호(TCK)외 출력 타이밍을 나타낸 것으로 상기 3비트의 채널 선택 어드레스(CSAO-CSA2)의 지정 타임 슬롯과 같은 주기를 가진다.

이하 본 발명에 따른 제2도 내지 제3도의 일실시예의 동작을 제4도의 타이밍도를 참조하여 상세히 설명 한다.

우선 제2도에서 제1-제4선로 종단 및 구동부(1-4)와 제1-제4채널 동기 조정부(5-8)와 멀티플렉서(9) 및 디멀티플렉서(10)로 구성된 기존의 Ml2 다중화 장치의 동작은 전술한 바와 같이 DS1 다중화신호 4개를 DS2 다중화신호 1개로 변환 시키는 동시에 이의 역과정을 수행한다.

이와 같은 상태에서 타이밍 제어부(100)는 일정주기의 클럭신호를 소정 분주 및 논리조합하여 멀티플렉서(9) 및 디멀티플렉서(10)의 전채널중 각각의 채널에 대한 주기적인 장애 탐색을 위하여 채널 지정시간(T)동안 특정 채널을 지정하는 채널 선택 어드레스(CSA)를 발생한다.

이때 상가 타이밍 제어부(100)는 시스템 내부의 직당한 타이밍 로직(timing logic)이나 외부 타이머등의 이용하면 된다. 상기 채널 선택 어드레스(CSA)는 장애 탐색 채널 수에따라 타임 슬롯수를 설정하면 되는데, 4개의 DSI신호에 대한 다중화시 각각 4개 이므로 제4도(a)와 같이 3비트의 채널 선택 어드레스(CSAO-CSA2)로 설정하여 8개의 타임슬롯을 순환적으로 끊임없이 생성한다. 이에따라 상기 채널 선택 어드레스(CSAO-CSA2)를 디코우딩(decoding)하면 8개의 타임슬록이 만들어진다.

즉, 멀티플렉서(9)에 대한 4개 채널(CH1-CH4)의 타임슬롯(MTS)과 디멀티플렉서(10)에 대한 4개 체널(CH1-CH4)의 타임슬롯(DMTS)이 만들어진다. 상기 각각의 타임슬롯은 특정 채널에 대한 장애 탐색 주기를 의미하며, 본 발명에서는 예를들어 각각의 탐색 주기인 체널 지정시간(T)을 10초로 설정하였다.

또한 상기 타이밍 제어부(100)에서는 제4도 (B)-(C), (E)와 같은 타이밍으로 리세트신호(RES)와 비교 금지신호(Cl)와 지정클럭신호(TCE)를 상기 채널 지정시간(T)을 기준으로하여 주기적으로 발생한다.

서브 디멀티플렉서(200)는 멀티플렉서(9)의 출력단자와 디멀티플렉서(10)의 입력단자에 DS2 전송로와 병령로 접속되어 있어 DS2 송신신호(DS2 OUT)와 DS2 수신신호(DS2 IN)를 DS1 신호로 역다중화 한후, 상기 채널 선택 어드레스(CSAO-CSA2)에 의해 하나의 DS1 채널의 클록신호와 데이타를 선택하여 테이타 비교부(300)에 출력한다. 이때 상기 서브 디멀티플렉서(200)에서 선택 출력되는 데이타 및 클록신호가 각각 서브 DS1 데이타(SDS1 D)와 서브 DS1 클록신호(SDS1 C)가 된다.

상기 데이타 비교부(300)는 멀티플렉서(9)와 디멀티플렉서(10)는 모든 채널의 클록신호 및 클록신호 및 데이타 즉, 제1-제4 종단 및 구동부(1-4)와 제1-제4채널 동기 조정부(5-8)사이의 송,수신 클록신호(TXC,RXC) 및 송,수신 데이타(TXD,RXD)중 하나의 채널에 대한 클록신호와 데이타를 메인 DS1 클록신호(MDS1 C)와 메인 DS1 데이타(MDS1 D)로 선택한후, 상기 서브 디멀티플렉서(200)에서 선택 출력되는 서브 DS1 클록신호(SDS1 C) 및 서브 DS1 데이타(SDS1 D)와 비트 대 비트(bit by bit)단위로 비교하여 해당 채널에 대한 장애를 탐색한다. 데이타 비교부(300)의 동작을 제3도의 상세 회로도를 참조하여 설명하면 다음과 같다.

우선 멀티플렉서(16,18)에서는 채널선택 어드레스(CSA1-CSA2)에 의해 장애 탐색을 위한 한 채널의 데이타 및 클록신호를 선택하여 각각 일래스틱 버퍼(320)의 테이타 입력단자(Din)와 라이트 클록신호 입력단자(WCK)에 출력한다. 이때 상기 멀티플렉서(16,18)에서 선택되는 채널은 서브 디멀티플렉서(200)에서 선택되는 채널과 같은 채널이 된다.

한편 서브 DS1신호(SDS1 D,SDS1 C)는 본 발명에서는 기준신호로 간주되어 지며 상기 멀티플렉서(16,18)의 출력 메인 DS1신호(MDS1 D,MDSl C)는 기준신호와 비교를 위해 기준 클록신호에 동기되어야만 한다. 이러한 목적으로 일래스틱 버퍼(320)가 이용되는데, 상기 일래스틱 버퍼(320)는 선입선출 방식으로 동작하는 일종의 N비트 메모리(여기서 N은 0이 아닌 자연수)로서 메인 DS1 데이타(MSD1 D)를 일정지연 시켜 서브 DSl 클록신호(SDS1 C)에 동기 시키는 역할을 수행한다.

이때 최대 N비트의 지연이 허용된다. 또한 이때 메인 DS1 클록신호(MDS1 C)와 서브 DS1 클록신호(SDS1 C)와 서브 DSI 클록신호(SDS1 C)간의 순간적인 주파수 변동에도 데이타 비교를 원활하게 수행하기 위해서는 서브 디멀터플렉서(200)가 리프레임된 후 메인 DS1 데이타(MDS1 D)가 상기 일래스틱 버퍼(320)내에서 서브 DS1 클록신호(SDS1 C)에 의해 N/2비트 지연후 읽혀지도록 일래스틱 버퍼(320)내의 모 든 플립플롭(flip-flop)들을 제4도(B)와 같은 리세트신호(RES)에 의해 리세트 시킨다.

멀티플렉서(16.18)에 의해 메인 DS1 데이타(MDS1 D)가 선택된후 상기 일래스틱 버퍼(320)를 리세트 시키기까지의 시간인 제1시간(T1)은 서브 디멀티플렉서 (200)의 최대 리프레임 시간(7ms)보다 길어야 하며 예를들어 10ms-100ms 사이에서 선택할 수 있다. 여기서 상기 리세트신호(RES)는 시스템내에서 동작하는 적당한 주기를 이용할 수도 있다.

상기 일래스틱 버퍼(320)에서 서브 DS1 클록신호(SDS1 C)에 동기되어 출력단자(Dout)로 부터 읽혀지는 메인 DS1데이타(MDS1 D)는 비트 에러 검출부(330)에서 서브 DS1 테이타(SDS1 D)와 비교됨으로써 비트 에러가 검출된다.

여기서 장애가 없다고 가정할 경우 메인 DS1 데이타(MDS1 D)와 서브 DS1 데이타(SDS1 D)는 동일한 데이타이나, 서브 DS1 데이타(SDS1 D)의 전송지연과 일래스틱버퍼(320) 및 가변 지연기(20)에 의한 메인 DS1데이타(MDS1 D)의 전송지연과의 차이에 의해 직접적인 비교가 불가능하다. 그러므로 두 데이타를 동일 위상으로 만드는 동기 고정 과정이 필요하다.

상기 동기 고정 과정은 앤드게이트(26)의 일입력단자에 입력되는 비교금지신호(CI)가 제4도(C)와 같이 액티브되는 제4시간(T4)동안 즉 비교금지 기간동안 수행되며, 그 동작 과정은 다음과 같다. 이때 BER검출부(340)는 리세트신호 입력단자(R)에 인버터(14)에 의해 반전 입력되는 제4도(D)와 같은 반전 비교 금지신호()에 의해 리세트 상태가 된다.

첫번째로 고정 지연기(22)에 의해 서브 DS1 데이타(SDS1 D)의 전공지연을 메인 DS1테이타(SDS1 D)의 전송 지연보다 크게 만든다.

두번째로 익스클루시브 오아게이트(24)에 의해 두 데이타를 비교하여 상이할 경우 동기 고정이 안된것으로 간주하며, 이때 앤드게이트(26)의 출력을 지연 지정신호로 가변 지연기(20)를 제어하여 지연길이에 1비트 지연을 추가시킨다.

상기 두번째의 동작을 반복 수행할 경우 결국 두 데이타는 동일 위상이 되어 동기 고정 상태에 이르게 된다. 제4도에서 일래스틱 버퍼(320)가 리세트된후 비교 가능(compare enable)이 되기 까지의 시간인 제2시간(T2)은 비트에러 검출부(330)가 동기 고정 되기까지의 시간을 의미하며, 제1시간(T1)과 비슷한 시간으로 결정하는 것이 하드웨어 구성상 용이할 것이다. 그리고 상기 가변 지연기(20)와 고정 지연기(22)는 지연비트수를 설정할 수 있는 가변길이 쉬프트레지스트를 이용할 수 있다.

상기한 바와 같이 두 데이타가 동기 고정이 완료된후 비트 에러를 검출할 수 있으며, 비트 에러는 익스클루시브 오아게이트(24)에서 논리 "1"로 출력된다. 이때 비교 가능 시간인 제3시간(T3)은 T3＞T4이므로 채널지정 시간(T)과 거의같게 되므로써 약 10초가 될 것이다.

상기 검출된 비트 에러는 BER 검출부(340)에 입력되는데, 상기 BER 검출부(340)는 제4도(D)와 같은 반전 비교 금지신호()가 액티브되는 비교 가능 기간 즉, 제3시간(13)동안 동작하며 제1,제2검출 임계값(THI,TH2)을 갖는다. 여기서, 상기 제1,제2검출임계값(THI,TH2)은 각각 10^-3, 10^-7의 BER로 설정 한다. 또한 상기 BER 검출부(340)는 본 출원인과 동일 출원인의 기출원된 1989년 특허출원 9075호 및 1990년 특허출원 156호에 개시되어 있는 BER 검출회로와 같이 비트 대 비트의 비교를 통해 BER을 검출하는 것이며 상기 10^-3,10^-7의 BER의 의미도 상기 특허출원 제90-9075호 및 제90-156호에 설명되어 있는 바와 같다.

그리고 상기 기 출원된 BER 검출 회로에서의 검출 임계값은 하나로 설정되어 있으나 본 발명에서는 검출 임계값을 제1,제2검출임계값(THI.TH2)중 이전의 정보상태에 따라 하나를 결정하여 BER 검출에 의해 경보신호(ALM)를 발생한다.

상기 BER 검출부(34O)는 초기 무장애 상태에서 비트에러 검출부(330)의 출력 비트에러를 제4도(B)와 같이 지정 클록신호(TCK)에 의해 lO초동안 측정하여 BER이 제1검출임계값(TH1) 10^-3이상일 경우 경보신호(ALM)을 발생시킨다. 상기 발생된 경보신호(ALM)는 경보래치부(350)에 입력되어 채널선택 어드레스(CSAO-CSA2)의 지정 채널에 래치 출력된다. 그러므로 상기 경보 레치부(350)의 출력은 멀티플렉서(9)의 전채널에 대한 경보신호(MCH1 ALM-MCH4 ALM)와 디멀티플렉서(10)의 전채널에 대한 경보신호 (DCH1 ALM-DCH4 ALM)가 된다.

한편 본 발명에서는 상기 3비트의 채널 선택 어드레스(CSAO-CSA2)에 의해 모든 채널들에 대해 1분 20초의 주기로 채널 지정시간(T)인 10초 동안 장애 탐색을 수행한다. 그리고 장애 참색 이전에 해당 채널의 이전 경보 상태를 나타내는 이전 경보 상태신호(PAS)가 경보 래치부(350)로 부터 BER검출부(340)에 입력됨으로써, 이전 주기의 상태가 "경보상태"일 경우에 BER검출부(340)는 BER이 제2검출임계값(TH2) 10^-7이상일 경우에 경보를 발생 시킨다. 상기 발생된 경보신호(ALM)는 경보 래치부(350)에 입력되어 채널선택 어드레스(CSAO-CSA2)의 지정 채널에 래치 출력된다. 이때 상기 경보 래치부(350)에서 출력되는 이전 경보상태 신호(PAS)는 채널선택 어드레스(CSAO-CSA2)에 의해 선택되는 채널의 래치되어 있는 경보신호를 말한다.

따라서 1분 20초의 주기로 전 채널에 대한 장애 탐색이 "온라인"상태에서 자동적으로 수행되며 탐색되는 경보는 Ml2 다중화 장치에 대안 절체 여부를 결정하는 중요한 판단 근거로 이용될 수 있다.

한편 상기한 본 발명은 4개의 DS1신호를 하나의 DS2신호로 다중화 및 역다중화시의 장애 탐색을 예를들어 설명하였으나, 모든 Ml2 다중화 장치에 적응 가능하며 본 발명의 기술분야에 속한 통상의 지식을 가진자라면 M12,M13,M23,M34등의 다중화 장치에 용이하게 적용할 수 있음에 유의하여야 한다.

상술한 바와 같이 본 발명은 Ml2 다중화 장치어 있어서, "온라인"상태로 자동적으로 끊임없이 전 채널에 대하여 장애 탐색을 할 수 있는 잇점이 있다.

Claims (8)

1. DS1신호의 채널수에 대응되는 선로 종단 및 구동부와, 채널 동기 조정부와, 상기 다수의 DS1신호를 다중화하여 DS2신호로 변환 송신하는 멀티플렉서부와, 수신 DS2신호를 다수의 DSI신호로 역다중화하는 디멀티플렉서부를 구비하는 Ml2 다중화 장치에 있어서, 일정주기의 클럭신호를 소정분주 및 논리조합하여 특정 채널을 지정하는 채널 선택 어드레스(CSA)를 발생하며, 상기 특정 채널에 대한 지정시작을 나타내는 지정클럭신호(TCK)와 상기 지정클럭신호(TCK) 발생부터 일정시간후 마다 발생되는 리세트신호(RES)와 상기 지정 클럭신호(TCK) 발생시점부터 설정 시간동안 액티브되는 비교 금지신호(Cl)를 발생하는 타이밍 제어부(100)와, 상기 멀티플렉서의 출력단자와 상기 디멀티플렉서부의 입력단자에 접속되어 DS2 송신신호(DS2 0UT)와 DS2 수신신호(DS2 IN)을 역다중화한후, 상기 채널 선택 어드레스(CSA)에 의해 주기적으로 지정되는 DS1 채널의 데이타와 클럭신호를 선택출력 하는 서브 디멀티플렉서(200)와, 상기 선로 종단 및 구동부와 상기 채널 동기 조정부사이의 각 입력단자 및 출력단자에 접속되어 상기 채널선택 어드레스(CSA)에 주가적으로 지정되는 DS1 채널의 데이타와 상기 서브 디멀티플렉서(200)에서 선택 출력되는 DS1채널의 테이타를 상기 서브 디멀티플렉서(200)에서 선택 출력되는 DS1채널의 데이타를 상기 지정 클럭신호(TCK)와 리세트신호(RES) 및 비교 금지신호(Cl)의 제어에 의해 비교하여 해당 채널에 대한 장애를 탐색하는 데이타 비교부(300)로 구성함을 특징으로 하는 Ml2 다중화 장치에서의 장애 탐색 장치.
2. 제1항에 있어서, 채널 선택 어드레스(CSA)가 DS1채널수에 따라 메인 DS1 및 서브 DS1의 전 채널에 대하여 순환적으로 특정 채널을 일정 채널 지정시간 동안 지정함을 특징으로 하는 Ml2 다중화 장치에서 장애 탐색 장치.
3. 제2항에 있어서, 데이타 비교부(200)가 상기 선로종단 및 구동부와 상기 채널 동기 조정부 사이의 각 입력단자 및 출력단자에 접속되어 채널 선택 어드레스(CSA)에 의해 각 DS1 채널의 송,수신 데이타 및 송.수신 클럭신호를 주기적으로 선택 출력하는 데이타 및 클럭선택부(310)와, 일정 크기의 데이타 저장영역 을 가지고 있으며 데이타의 선입선출 동작을 하여 반전 리세트신호()에 의해 리세트된후 상기 데이타 및 클럭선택회로(310)의 선택된 데이타를 상기 데이타 및 클럭선택회로(310)의 선택 클럭신호에 의해 저장하고, 서브 디멀티플렉서(200)의 선택 클럭신호에 의해 출력하는 일래스틱 버퍼(320)와, 상기 일래스틱 버퍼(320)의 출력 데이타와 상기 서브 디멀티플렉서(200)의 선택 출력 데이타를 상기 비교 금지신호(CI)에 의해 동기 고정시킨후 비트 에러를 검출하는 비트 에러 검출부(300)와, 소정의 이전 경보상태 신호(PAS) 입력에 따라 결정되는 검출 임계값을 가지며, 반전 비교 금지신호(가 액티브인 시간동안 상기 비트 에러를 카운트하여 서브 디멀티플렉서(200)의 선택 출력 클럭신호와의 비에 의해 비트 에러율을 검출하고, 상기 검출된 비트 에러율이 상기 결정된 검출 임계값 이상일 경우 경보신호(ALM)를 발생하는 비트 에러율 검출부(34O)와. 상기 채널 선택 어드레스(CSA))에 의해 지정되는 채널로 상기 경보신호(ALM)를 래치 출력하며, 해당 채널의 이전의 경보상태를 이전 경보상태 신호(PAS)로 상기 비트 에러율 검출부(340)에 제공하는 경보래치부(350)로 구성함을 특징으로 하는 Ml2 다중화 장치에서의 장애 탐색 장치.
4. 제3항에 있어서, 데이타 및 클럭 선택부(310)가 선로 종단 및 구동부와 상기 채널 동기 조정부 사이의 송,수신 데이타중 상기 채널 선택 어드레스(CSA)에 의해 지정되는 채널의 데이타틀 선택하는 멀티플렉서(16)와. 상기 선로 종단 및 구동부와 상기 채널 동기 조정부 사이의 송,수신 클럭신호중 상기 채널선택 어드레스(CSA)에 의해 지정되는 채널의 클럭신호를 선택하는 멀티플렉서(18)로 구성함을 특징으로 하는 M12 다중화 장치에서의 장애 탐색 장치,
5. 제4항에 있어서, 비트에러 검출부(330)가 상기 일래스틱 버퍼(320)의 출력 데이타를 상기 서브 디멀티플렉서(200)의 선택 출력 클럭신호로서 소정의 지연신호에 의해 가변 지정되는 지연 길이로 쉬프트 지연 출력하는 가변 지연기(20)와, 상기 서브 디멀티플렉서(200)의 선택 출력 데이타를 상기 서브 디멀티플렉서(200)의 선택 출력 클럭신호로서 소정의 설정 지연 길이로 쉬프트 지연 출력하는 고정 지연기(22)와, 상기 가변 지연기(20)와 상기 고정 지연기(22)의 지연출력 데이타를 배타적 논리함에 의해 비교하는 논리 게이트(24)와, 상기 논리게이트(24)의 출력을 지연 지정신호로 상기 가변 지연기(20)에 제공하는 논리 게이트(26)로 구성함을 특징으로 하는 M12 다중화 장치에서의 장애 탐색장치.
6. 제5항에 있어서, 가변 지연기(20)의 지연길이를 비교 금지신호(CI)에 의해 비교금지신호(CI)가 액티브인 시간동안 조정함을 특징으로 하는 M12 다중화 장치에서의 장애 탐색장치.
7. 제6항에 있어서, 비트에러율 검출부(350)의 검출 임계값이 이전 경보 상태 신호(PAS)에 의해 제1,제2검출 임계값(TH1, TH2)중 하나로 결정함을 특징으로 하는 M12 다중화 장치에서의 장애 탐색장치.
8. 제7항에 있어서, 제1검출 임계값(TH1)이 10^-3비트 에러율이고, 제2검출 임계값(TH2)이 10^-7비트 에러율로 설정함을 특징으로 하는 M12 다중화 장치에서의 장애 탐색장치.