KR930005026A - 반도체 메모리 장치의 드라이버 회로 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치의 드라이버 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 본 발명에 의한 드라이버 회로의 블록도,

제5도는 제4도의 실시예.

Claims (8)

1. 전원전압단과 접지전압단 사이에 채널이 직렬 연결된 풀업 트랜지스터와 풀다운 트랜지스터와 글 공통 단자인 출력노드로 구성되는 출력단을 가지는 드라이버 회로에 있어서, 상기 풀업 트랜지스터의 제어단자에 출력단자가 접속된 제1제어회로와, 상기 풀다운 트랜지스터의 제어단자에 출력단자가 접속된 제2제어회로를 구비하고 상기 제1및 제2제어회로의 출력신호에 의해 상기 출력단의 풀업 및 풀다운 트랜지스터가 동시에 “턴온”되는 상태가 발생되지 않음을 특징으로 하는 드라이버 회로.
2. 제1항에 있어서, 상기 제1및 제2제어회로가 각각 씨모오스 인버터로 구성됨을 특징으로 하는 드라이버 회로.
3. 제2항에 있어서, 상기 제1및 제2제어회로의 각 출력신호가 동시에 액티브 신호로 발생되지 않도록 상기 각각의 씨모오스 인버터내에 구비되는 각 트랜지스터의 크기가 서로 다르게 조절됨을 특징으로 하는 드라이버 회로.
4. 제2항에 있어서, 상기 제1및 제2 제어회로의 각 출력신호가 동시에 액티브 신호로 발생되지 않도록 상기 각각의 씨모오스 트랜지스터의 각 전원단에 소정의 저항소자를 구비함을 특징으로 하는 드라이버 회로.
5. 전원전압단과 접지전압단 사이에 채널이 직렬 연결된 풀업 트랜지스터와 풀다운 트랜지스터가 그 공통단자인 출력노드로 구성되는 출력단을 가지는 드라이버 회로에 있어서 상기 출력단의 풀업 및 풀다운 트랜지스터가 동시에 “턴온”되는 상태를 방지하기 위하여, 상기 풀업 트랜지스터의 제어단자에 출력단자가 접속된 제1씨모오스 인버터와, 상기 풀다운 트랜지스터의 제어단자에 출력단자가 접속된 제2씨모오스 인버터를 구비함을 특징으로 하는 드라이버 회로.
6. 제5항에 있어서, 상기 제1및 제2씨모오스 인버터의 출력 신호에 의해 상기 풀업 트랜지스터 가 “턴온”동시에는 그이전 또는 동시에 상기 풀다운 트랜지스터가 “턴오프” 되고, 상기 풀다운 트랜지스터가 “턴오프”될 시에는 그이전 또는 동시에 상기 풀업 트랜지스터가 “턴온”됨을 특징으로 하는 드라이버 회로.
7. 소정의 입력신호를 증폭된 출력신호로 발생시키는 드라이버 회로에 있어서, 상기 입력신호에 입력단자가 접속된 씨모오스 인버터로 이루어진 제1제어회로와, 상기 입력신호에 입력단자가 접속된 씨모오스 인버터로 이루어진 제2제어회로와, 상기 제1제어회로의 출력을 풀업 제어신호로 입력하고 상기 제2제어회로의 출력을 풀다운 제어신호로 입력하는 씨모스 인버터 출력단으로 이루어짐을 특징으로 하는 드라이버 회로.
8. 제7항에 있어서, 상기 풀업 제어신호와 풀다운 제어 신호가 동시에 액티브신호로 발생되지 않음을 특징으로 하는 드라이버 제어회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.