Claims (3)
브이 지 에이가 정상일때 라이트 신호를 이용하여 소정 비트의 디스플레이용 데이타를 저장하는 선입 선출부(100)와, 리드 신호를 이용하여 상기 선입 선출부(100)로부터 전송되어온 데이타를 시스템의 내부로 전송하는 선입 선출부(200)와, 선택신호(TA1-TA8)의 제어를 받아 상기 선입 선출부(100),(200)간의 데이타 전송을 제어하는 전송 제어부(110),(210)로 구성한 것을 특징으로하는 브이 지 에이의 선입선출 회로.When the V is normal, the first-in first-out unit 100 for storing a predetermined bit of display data using a write signal and the data transmitted from the first-in first-out unit 100 using a read signal are transmitted into the system. The first-in first-out unit 200 and the transmission control unit 110, 210 for controlling the data transmission between the first-in first-out unit 100, 200 under the control of the selection signal TA1-TA8. V-A's first-in, first-out circuit.
제1항에 있어서, 소정주기의 선택신호(TA1-TA8)를 순차 출력하는 카운터(310)와, 앤드게이트(AD11-AD18)로 구성되어 상기 카운터(310)의 선택신호(TA1-TA8)에 의해 선택될때 상태신호(FAS1-FAS8),(FASB1-FASB8)와 클럭신호(TCLK)를 앤드조합하여 클럭신호(TCK1-TCK8)를 출력하는 클럭신호 발생부(320)와, 상기 클럭신호 발생부(320)에 출력되는 클럭신호(TCK1-TCK8)를 소정시간 지연시키는 클럭신호 지연부(330)와, 상기 클럭신호 발생부(320)의 클럭신호(TCK1-TCK8)의 출력상태를 감지하여 이를 상기 카운터(310)의 스캔신호(SP)로 공급하는 출력상태 감지부(340)로 데이타 전송 감지회로를 구성한 것을 특징으로하는 브이 지 에이의 선입선출 회로.The display device according to claim 1, further comprising a counter (310) for sequentially outputting the selection signals (TA1-TA8) of a predetermined period, and an AND gate (AD11-AD18) to the selection signals (TA1-TA8) of the counter (310). A clock signal generator 320 for outputting a clock signal TCK1-TCK8 by combining the state signals FAS1-FAS8, FASB1-FASB8 and the clock signal TCLK when selected by the clock signal generator; Detects the output state of the clock signal delay unit 330 for delaying the clock signals TCK1-TCK8 output to the 320 and the clock signal TCK1-TCK8 of the clock signal generator 320. A first-in, first-out circuit of a V, comprising a data transmission detection circuit configured as an output state detection unit 340 for supplying the scan signal SP of the counter 310.
제1항에 있어서, 라이트 신호단자(WA1)를 인버터(151)를 통해 앤드게이트(AD51)의 일측 입력단자에 접속하고, 상기 앤드게이트(AD51)의 출력 단자를 일측이 클럭신호 단자(TCK1)에 접속된 노아게이트(NOR51)에 접속하며, 상기 노아게이트(NOR51)의 출력단자를 플립플롭(FF51)의 입력단자(D)에 접속하고, 상기 플립플롭(FF51) 및 그 플립플롭(FF51)과 같은 주변 회로를 갖는 플립플롭(FF51-FF58)에 클럭신호 단자(MCLK)를 공통으로 접속하여 상기 선입 선출부(100)에 대응되는 상태회로를 구성하고, 클럭신호 단자(TCK1)와 리드신호단자(RD1)를 상기 플립플롭(FF51)의 주변회로와 같이 인버터(I61), 앤드게이트(AD61) 및 노아게이트(NOR61)를 통해 플립플롭(FF61)에 접속하고, 그 플립플롭(FF61) 및 이와같은 주변회로를 갖는 플립플롭(FF62-FF68)에 클럭신호 단자(MCLK)를 공통 접속하여 상기 선입선출부(200)에 대응되는 상태회로를 구성한 것을 특징으로 하는 브이 지 에이의 선입선출 회로.2. The clock signal terminal TCK1 of claim 1, wherein the write signal terminal WA1 is connected to an input terminal of one side of the AND gate AD51 through an inverter 151, and the output terminal of the AND gate AD51 is connected to a clock signal terminal TCK1. Is connected to the NOR gate NOR51 connected to the NOR51, and an output terminal of the NOR gate NOR51 is connected to an input terminal D of the flip-flop FF51, and the flip-flop FF51 and its flip-flop FF51 The clock signal terminal MCLK is commonly connected to the flip-flops FF51 to FF58 having the peripheral circuits such as the above to configure a state circuit corresponding to the first-in, first-out unit 100, and the clock signal terminal TCK1 and the read signal. The terminal RD1 is connected to the flip-flop FF61 through an inverter I61, an AND gate AD61, and a no-gate NOR61, like the peripheral circuit of the flip-flop FF51, and the flip-flop FF61 and The first-in first-out line is commonly connected to the clock signal terminal MCLK with the flip-flops FF62-FF68 having such a peripheral circuit. A first-in, first-out circuit of a V, comprising a state circuit corresponding to the outlet 200.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.