KR930002151Y1 - Apparatus for strengthen outlines of images of tv - Google Patents

Abstract

내용 없음.No content.

Description

윤곽보정회로Contour correction circuit

제1도는 종래의 윤곽보정 회로도이다.1 is a conventional contour correction circuit diagram.

제2도는 본 고안에 따른 일실시예의 회로도이다.2 is a circuit diagram of an embodiment according to the present invention.

제3도는 제2도의 각부의 출력파형도이다.3 is an output waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 지연기 20 : 제1미분기10: delay 20: first quarter

30 : 제2미분기 40 : 가산기30: second quarter 40: adder

50 : 버퍼 60 : 인버터50: buffer 60: inverter

70 : 피킹(Peaking) ON/OFF 제어수단70: Peaking ON / OFF control means

80 : 에지량 조절수단80: edge amount adjusting means

본 고안은 화상표시장치에 있어서 윤곽보정회로에 관한 것으로, 특히 에지량의 이득을 자동조절하여 윤곽보정을 하기 위한 윤곽보정회로에 관한 것이다.The present invention relates to a contour correction circuit in an image display device, and more particularly, to a contour correction circuit for performing contour correction by automatically adjusting the gain of an edge amount.

일반적으로 화상표시장치의 종류로는 브라운관이나 촬상관 등을 예로 들 수 있다. 이러한 화상표시장치상의 타켓트에 맺어진 광학상은 주사되는 전자빔이 전기신호로 변화되어 이루어진다. 여기서 전자빔의 스폿트의 크기가 광학상에 비해 무한히 작으면 충실한 영상신호를 얻을 수 있으나, 실제로 전자빔의 스폿트는 어느 정도의 면적을 갖고 있어 영상화면의 해상도를 저하시키는 문제가 있었다. 이러한 문제점을 해결하기 위하여 고역을 증대시키는 윤곽보정회로가 개발되었다. 제1도는 종래의 윤곽보정회로의 일종으로서, 휘도신호(또는 복합영상신호)를 제1미분기(20) 및 제2미분기(30)를 통하여 출력되는 신호와 타이밍을 맞추기 위해 원신호(휘도신호)를 지연기(10)로 지연시켜 가산기(40)에서 미분신호와 지연된 신호를 가산하여 윤곽이 보정된 휘도신호를 출력하게 된다.In general, examples of the image display apparatus include a cathode ray tube, an imaging tube, and the like. The optical image formed on the target on the image display apparatus is formed by changing an electron beam to be scanned into an electrical signal. If the spot size of the electron beam is infinitely smaller than that of the optical image, a faithful video signal can be obtained. However, the spot of the electron beam has a certain area, which causes a problem of lowering the resolution of the video screen. In order to solve this problem, a contour correction circuit has been developed to increase the high range. FIG. 1 is a type of conventional contour correction circuit. The original signal (luminance signal) is used to match the timing of the luminance signal (or composite video signal) to the signal output through the first and second differentiators 20 and 30. The delay is delayed by the delayer 10, and the adder 40 adds the differential signal and the delayed signal to output the luminance signal whose contour is corrected.

이외에도 수평, 수직의 윤곽보정회로들도 자주 사용된다. 이 회로는 영상신호의 윤곽을 수평방향에는 각 화면 요소사이를 수직방향에는 각 주사선 사이를 분석하여 원래의 영상신호에 부가하여 화상의 해상도를 향상시킨다. 그러나 이들은 윤곽 보정시 에지량에 대한 강조 정도를 제어하지 않아 지나치게 오버슈트(overshoot)되는 문제점이 있었다.In addition, horizontal and vertical contour correction circuits are often used. This circuit analyzes the contour of the video signal between each screen element in the horizontal direction and between each scanning line in the vertical direction to add to the original video signal to improve the resolution of the image. However, they do not control the degree of emphasis on the edge amount during contour correction, there is a problem that is overshoot (overshoot) too much.

따라서 본 고안의 목적은 화상표시장치의 윤곽보정시 에지량의 이득이 최적이 되도록 자동조절하기 위한 윤곽보정회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a contour correction circuit for automatically adjusting the gain of the edge amount at the time of contour correction of an image display device.

상기 목적을 달성하기 위하여 본 고안은 유입되는 휘도신호에 대한 윤곽을 보정하기 위하여 적어도 2개 이상의 미분기를 사용하여 미분하기 위한 미분수단과, 상기 미분수단에 걸리는 시간만큼 상기 휘도신호를 지연시켜 출력하기 위한 지연수단을 포함한 화상표시장치의 윤곽보정회로에 있어서, 상기 미분수단에 의한 윤곽보정여부를 제어하는 신호를 출력하기 위한 피킹 ON/OFF 제어수단과, 상기 미분수단과 지연수단에서 출력되는 신호를 가산하여 윤곽보정된 휘도신호를 출력하기 위한 가산기와, 상기 가산기로 펄스폭변조신호를 DC형태로 인가하여 상기 윤곽보정된 휘도신호의 에지량의 이득을 자동조절하기 위한 에지량조절수단과, 상기 피킹 ON/OFF 제어수단과 에지량 조절수단으로 각각 피킹 ON/OFF 제어신호와 펄스폭변조신호를 인가하여 작동을 제어하기 위한 마이크로프로세서를 포함함을 특징으로 한다.In order to achieve the above object, the present invention provides a differential means for differentiating using at least two differentiators to correct the contour of the incoming luminance signal, and delaying and outputting the luminance signal by the time taken by the differentiation means. A contour correction circuit of an image display apparatus including a delay means, comprising: picking on / off control means for outputting a signal for controlling contour correction by said differential means, and a signal output from said differential means and a delay means; An adder for adding and outputting the contour-corrected luminance signal, an edge amount adjusting means for automatically adjusting the gain of the edge amount of the contour-corrected luminance signal by applying a pulse width modulation signal in the form of DC to the adder; The peaking ON / OFF control means and the edge amount adjusting means apply the peaking ON / OFF control signal and the pulse width modulation signal, respectively. It characterized in that it comprises a microprocessor for control.

이어서 본 고안의 실시예를 첨부된 도면을 통하여 상세히 기술하기로 한다.Next, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 고안에 따른 일실시예의 회로도로서, 구성은 다음과 같다.2 is a circuit diagram of an embodiment according to the present invention, the configuration is as follows.

휘도신호(또는 복합영상신호)가 인가되면 소정치만큼 지연시켜 출력하는 지연기(10)와, 상술한 휘도신호를 입력단에 접속한 버퍼(50)와, 버퍼의 출력단에 입력단을 접속한 제1미분기(20)와, 제1미분기(20)의 출력단에 입력단을 접속한 인버터(60)와, 인버터(60)의 출력단에 입력단을 접속한 제2미분기(30)와, 제2미분기(30)의 출력단에 입력단을 접속하고 출력단을 지연기(10)의 출력단에 접속하여 신호를 출력하는 가산기(40)와, 입력단에 마이크로프로세서(도면에 예시되지 않음)에서 출력되는 PWM(펄스폭변조) 출력신호를 접속하고 가산기(40)의 일측 입력단에 출력단을 접속한 에지량 조절수단(80)과, 입력단을 통해 마이크로프로세서에서 출력되는 피킹 ON/OFF 제어신호를 받고 버퍼(50)의 일측단에 출력단을 접속한 피킹(Peaking) ON/OFF 제어수단(70)으로 이루어진다.When a luminance signal (or a composite video signal) is applied, a delay unit 10 for delaying and outputting a predetermined value, a buffer 50 for connecting the above-described luminance signal to an input terminal, and a first terminal for connecting the input terminal to an output terminal of the buffer The differentiator 20, the inverter 60 having an input terminal connected to the output terminal of the first differentiator 20, the second differentiator 30 having the input terminal connected to the output terminal of the inverter 60, and the second differentiator 30 An adder 40 for outputting a signal by connecting an input terminal to an output terminal of the output terminal and an output terminal of the delayer 10, and a PWM (pulse width modulation) output output from a microprocessor (not illustrated) to the input terminal. Edge amount adjusting means 80 which connects a signal and connects an output terminal to one input terminal of the adder 40, receives an picking ON / OFF control signal output from the microprocessor through the input terminal, and outputs the output terminal to one end of the buffer 50. It consists of a peaking (Peaking) ON / OFF control means 70 is connected.

좀 더 상세하게, 버퍼(50)는 베이스에 분압저항(R1,R2)을 갖고 콜렉터와 에미터저항(R3,R4)를 갖는 공통 콜렉터형 트랜지스터(Q1)로 이루어진다. 인버터(60)는 제1미분기(20)의 출력단을 베이스에 접속한 공통에미터형 트랜지스터(Q2)로 구성된다. 가산기(40)는 베이스단에 분압저항(R6,R7)을 갖고 에미터를 제1미분기(30)의 출력단에 접속하고 콜렉터를 지연기(10)의 출력단에 접속한 공통 에미터형 트랜지스터(Q3)로 구성된다. 피킹 ON/OFF 제어수단(70)은 분압저항(R10,R11)을 베이스에 접속하고 에미터를 버퍼(50)의 트랜지스터(Q1)의 에미터측에 접속한 공통에미터형 트랜지스터(Q4)로 구성된다. 에지량조절수단(80)은 펄스폭 변조신호를 베이스에 접속한 공통 에미터형 트랜지스터(Q5)와, 트랜지스터(Q5)의 콜렉터단과 가산기(40)의 분압저항(R7) 사이에 접속된 적분기(저항(R8)과 콘덴서(C2)로 구성된)로 이루어진다.More specifically, the buffer 50 includes a common collector transistor Q1 having voltage divider resistors R1 and R2 at the base and collector and emitter resistors R3 and R4. The inverter 60 is comprised by the common emitter type transistor Q2 which connected the output terminal of the 1st differentiator 20 to the base. The adder 40 has a divider resistor R6 and R7 at the base end, the emitter is connected to the output terminal of the first differentiator 30, and the collector is connected to the output terminal of the retarder 10. The common emitter transistor Q3 It consists of. The peaking ON / OFF control means 70 is constituted by a common emitter transistor Q4 having the voltage divider R10 and R11 connected to the base and the emitter connected to the emitter side of the transistor Q1 of the buffer 50. do. The edge amount adjusting means 80 is an integrator (resistor) connected between a common emitter transistor Q5 having a pulse width modulated signal connected to a base, a collector terminal of the transistor Q5, and a voltage divider R7 of the adder 40. (Consisting of R8) and capacitor C2).

제3도는 제2도의 각부의 출력파형도로서, (a)는 휘도신호이고, (b)는 제1미분기(20)의 출력파형도이며, (c)는 인버터의 출력파형도이고, (d)는 제2미분기 (30)의 출력파형도이다. (e)는 지연기(10)의 출력파형도이고, (f)는 가산기(40)의 출력파형도이다.3 is an output waveform diagram of each part of FIG. 2, (a) is a luminance signal, (b) is an output waveform diagram of the first differentiator 20, (c) is an output waveform diagram of the inverter, and (d ) Is the output waveform diagram of the second differentiator 30. (e) is an output waveform diagram of the retarder 10, and (f) is an output waveform diagram of the adder 40.

그러면 제2도의 작동을 제3도와 결부시켜 설명하기로 한다.The operation of FIG. 2 will then be described in conjunction with FIG.

우선 지연기(10) 및 제1미분기(20), 제2미분기(30)는 상술한 제1도와 동일하므로 설명은 생략하기로 한다.First, since the delayer 10, the first differentiator 20, and the second differentiator 30 are the same as those of FIG. 1, the description thereof will be omitted.

버퍼(50)는 인가되는 휘도신호를 저항(R1,R2)에서 분압한 뒤 트랜지스터(Q1)의 베이스에 인가되면, 에미터단을 통해 제1미분기(20)로 출력한다. 이때 윤곽보정을 할 경우에는 피킹 ON/OFF 제어수단(70)에서 인가되는 제어전압이 무시할 정도로 낮아지므로 트랜지스터(Q1)의 작동에 아무런 영향을 미치지 않는다. 그러나 윤곽보정을 원치 않을 때에는 마이크로프로세서에서 출력되는 피킹 ON/OFF 제어신호가 하이논리가 되어 트랜지스터(Q4)는 ON 상태가 되므로 접속점(A)의 전압은 큰 값이 된다.The buffer 50 divides the applied luminance signals by the resistors R1 and R2 and then applies them to the base of the transistor Q1 and outputs them to the first differentiator 20 through the emitter stage. At this time, when the contour correction is performed, the control voltage applied from the peaking ON / OFF control means 70 becomes so low that it does not affect the operation of the transistor Q1. However, when contour correction is not desired, the peaking ON / OFF control signal output from the microprocessor becomes high logic and the transistor Q4 is turned ON, so the voltage at the connection point A becomes large.

따라서 트랜지스터(Q1)는 OFF되고 베이스로 인가된 휘도신호는 제1미분기(20)로 인가되지 않는다.Therefore, the transistor Q1 is turned off and the luminance signal applied to the base is not applied to the first differentiator 20.

한편 제1미분기(20)에 인가된 휘도신호(제3도의 (a))는 미분되어 제3도의 (b)와 같이 출력한다. 인버터(60)는 제1미분기(20)에서 출력된 신호가 베이스에 인가되면 콜렉터로 제3도 (c)와 같이 반전 증폭된 파형을 출력한다. 제2미분기(30)는 인가된 인버터(60)의 출력을 재차미분하여 제3도(d)와 같은 파형을 가산기(40)의 트랜지스터(Q3)의 에미터단으로 인가한다. 가산기(40)는 베이스에 걸리는 바이어스전압에 따라 증폭 이득을 조절하여 지연기(10)에서 출력된 신호에 제2미분기(30)의 출력신호를 제3도 (f)와 같이 가산하여 최적의 에지량을 갖는 윤곽보정된 휘도신호를 출력한다. 여기서 가산기(40)의 베이스로 인가되는 바이어스전압은 에지량 조절수단(80)에 의해 결정된다. 에지량조절수단(80)은 마이크로프로세서 PWM(Pulse Width Modulation) 출력신호가 인가되면 트랜지스터(Q5)에서 소정치로 증폭하고 저항(R8)과 콘덴서(C2)에 의해 적분되어 DC전압 상태로 가산기(40)로 인가된다. 이때 PWM 출력신호가 로우논리레벨이면 가산기(40)의 바이어스전압은 높게 걸리고, 하이논리레벨이면 낮게 걸려 가산기(40) 증폭율의 이득을 제어한다. 이러한 바이어스 전압은 제3도 (f)의 △t의 량이 지나치게 오버슈트되지 않도록 마이크로프로세서에 의해 자동제어된다.On the other hand, the luminance signal (a) of FIG. 3 applied to the first differentiator 20 is differentiated and output as shown in (b) of FIG. When the signal output from the first differentiator 20 is applied to the base, the inverter 60 outputs the inverted and amplified waveform to the collector as shown in FIG. The second differentiator 30 re-differentiates the output of the applied inverter 60 and applies a waveform as shown in FIG. 3d to the emitter stage of the transistor Q3 of the adder 40. The adder 40 adjusts the amplification gain according to the bias voltage applied to the base, and adds the output signal of the second differentiator 30 to the signal output from the delayer 10 as shown in FIG. A contour-compensated luminance signal having a quantity is output. Here, the bias voltage applied to the base of the adder 40 is determined by the edge amount adjusting means 80. The edge amount adjusting means 80 is amplified to a predetermined value by the transistor Q5 when a microprocessor pulse width modulation (PWM) output signal is applied, integrated by the resistor R8 and the capacitor C2, and added to the DC voltage state. 40). At this time, if the PWM output signal is at a low logic level, the bias voltage of the adder 40 is high, and if it is a high logic level, the bias voltage is low, thereby controlling the gain of the adder 40 amplification rate. This bias voltage is automatically controlled by the microprocessor so that the amount of Δt in FIG. 3 (f) is not overshooted.

상술한 바와 같이 본 고안은 화상표시장치의 윤곽보정회로에 있어서 에너지량의 이득을 자동 조절함으로써, 윤곽보정시 지나친 오버슈트를 방지하는 효과가 있다.As described above, the present invention has an effect of preventing excessive overshoot during contour correction by automatically adjusting the gain of the amount of energy in the contour correction circuit of the image display apparatus.

Claims (2)

유입되는 휘도신호에 대한 윤곽을 보정하기 위하여 적어도 2개 이상의 미분기를 사용하여 미분하기 위한 미분수단과, 상기 미분수단에서 소요되는 시간만큼 상기 휘도신호를 지연시켜 출력하기 위한 지연수단을 포함한 화상표시장치의 윤곽보정회로에 있어서, 상기 미분수단에 의한 윤곽보정여부를 제어하는 신호를 출력하기 위한 피킹 ON/OFF 제어수단과, 상기 미분수단과 지연수단에서 출력되는 신호를 가산하여 윤곽보정된 휘도신호를 출력하기 위한 가산기와, 상기 가산기로 펄스폭변조신호를 DC형태로 인가하여 상기 윤곽보정된 휘도신호의 에지량의 이득을 자동조절하기 위한 에지량조절수단과, 상기 피킹 ON/OFF 제어수단과 상기 에지량조절수단으로 각각 피킹 ON/OFF 제어신호와 펄스폭 변조신호를 인가하여 작동을 제어하기 위한 마이크로프로세서를 포함함을 특징으로 하는 윤곽보정회로.An image display apparatus including differential means for differentiating using at least two differentiators to correct contours of incoming luminance signals, and delay means for delaying and outputting the luminance signals by the time required by the differential means In the contour correction circuit of the present invention, a peaking ON / OFF control means for outputting a signal for controlling contour correction by the differential means and a signal output from the differential means and the delay means are added to add a luminance corrected contour signal. An adder for outputting, an edge amount adjusting means for automatically adjusting the gain of the edge amount of the contour-corrected luminance signal by applying a pulse width modulation signal in the form of DC to the adder, the peaking ON / OFF control means and the Microprocessor for controlling operation by applying peaking ON / OFF control signal and pulse width modulation signal as edge amount adjusting means, respectively A contour correction circuit, characterized in that it comprises. 제1항에 있어서, 상기 에지량조절수단은 상기 마이크로프로세서에서 출력되는 펄스폭 변조신호를 일정량 증폭하기 위한 증폭기와, 상기 증폭기의 출력신호를 적분하여 DC화하기 위한 적분기로 이루어짐을 특징으로 하는 윤곽보정회로.The contour of claim 1, wherein the edge amount adjusting means comprises an amplifier for amplifying a predetermined amount of the pulse width modulated signal output from the microprocessor, and an integrator for integrating and outputting the output signal of the amplifier. Correction circuit.