KR930001893B1 - Cmos transistor manufacturing method - Google Patents

Abstract

The CMOS transistor is mfd. by forming a polysilicon and an oxide film doped with impurities on the silicon substrate, opening a gate window and then forming a gate oxide film on the window, depositing a polysilicon and then etching it to form a polysilicon plug on the portion of the window, forming a low concn. (n-) shallow junction by the heat treatment for the formation of a source and a drain, depositing an insulating film on the whole surface, contact-patterning and ion-implanting, and forming a high conc. (n+) deep junction by the heat treatment.

Description

씨모스 트랜지스터 제조방법CMOS transistor manufacturing method

제1도는 종래의 제조공정을 나타낸 단면도.1 is a cross-sectional view showing a conventional manufacturing process.

제2도는 본 발명의 제조공정을 나타낸 단면도.2 is a cross-sectional view showing a manufacturing process of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 기판 2, 5 : 폴리실리콘1: substrate 2, 5: polysilicon

3 : 산화막 4 : 게이트 산화막3: oxide film 4: gate oxide film

6 : 셀로우 정션 7 : 절연막6: shallow junction 7: insulating film

8 : 딥정션 9 : 금속8: deep junction 9: metal

본 발명은 씨 모스(CMOS) 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 폴리 실리콘을 식각할 때 발생하는 게이트 산화막의 손상을 방지하고 측벽(Sidewall)이 소오스/드레인 콘택트에 동시에 한정(Define)되게 하므로 고집적화를 얻기에 적당하도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a CMOS transistor, and in particular, to prevent damage to a gate oxide film generated when etching a gate polysilicon and to allow sidewalls to be simultaneously defined to source / drain contacts, thereby increasing integration It is suitable to obtain.

종래에는 씨 모스 트랜지스터를 제조하기 위하여 제1a도에 도시된 바와 같이 기판(1) 위에 게이트 산화막(4)과 게이트 폴리실리콘(5)을 차례로 형성하고 이를 사진식각법에 의해 선택적으로 제거한 후 제1b도와 같이 산화막(도면에 도시되지 않음)을 형성한 후 반응성 이온식각법(RIE)에 의해 산화막을 제거하므로 측벽(10)을 형성하였다.Conventionally, in order to fabricate a CMOS transistor, as shown in FIG. 1A, a gate oxide film 4 and a gate polysilicon 5 are sequentially formed on a substrate 1, and then selectively removed by photolithography. After forming the oxide film (not shown) as shown in the drawing, the sidewall 10 was formed by removing the oxide film by reactive ion etching (RIE).

그리고 이온주입하여 활성영역을 이루는 소오스/드레인 영역을 형성하였다.In addition, ion / implantation forms a source / drain region that forms an active region.

다음에 제1c도와 같이 절연막(6)을 증착시키고 콘택을 형성한 후 금속(7)을 도포하여 트랜지스터를 제조하였다.Next, as shown in FIG. 1C, an insulating film 6 was deposited, a contact was formed, and a metal 7 was applied to manufacture a transistor.

그러나, 상기와 같은 종래 방법에 있어서는 게이트 형성을 위하여 게이트 폴리실리콘(5)을 식각할 때 반응성 이온에 의하여 상기 게이트 폴리실리콘(5) 밑의 게이트 산화막(4)이 손상되기 쉬워 이 게이트 산화막(4)의 절연특성이 나빠지게 되었으며, 쇼트채널 효과에 의하여 채널 폭을 감소시키는데 한계가 있었다.However, in the conventional method as described above, when the gate polysilicon 5 is etched to form the gate, the gate oxide film 4 under the gate polysilicon 5 is easily damaged by the reactive ions. Insulation characteristics of the N-B) become worse and there is a limit in reducing the channel width due to the short channel effect.

따라서, 본 발명은 상기의 결점을 해결하기 위하여 발명된 것으로 이를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.Accordingly, the present invention has been invented to solve the above-described drawbacks and will be described in detail with reference to FIG.

먼저 제2a도와 같이 실리콘 기판(1)에 불순물이 도핑(Doping)된 폴리실리콘(2)과 산화막(3)을 차례로 형성하고, 제2b도와 같이 상기 이중층에 게이트 형성을 위한 게이트 창(Gate Window)을 오픈한다.First, polysilicon 2 doped with impurities and an oxide film 3 are sequentially formed in the silicon substrate 1 as shown in FIG. 2a, and a gate window for forming a gate in the double layer as shown in FIG. 2b. Open

그리고, 이 게이트 창에 게이트 산화막(4)을 형성하고 제2c도와 같이 폴리실리콘(5)을 증착한 후 식각하여 게이트 창 부분에 폴리실리콘 플러그(Plug)을 형성한다.A gate oxide film 4 is formed on the gate window, and polysilicon 5 is deposited as shown in FIG. 2c and then etched to form a polysilicon plug in the gate window.

다음에 제2d도와 같이 일차적으로 소오스/드레인 형성을 위한 열처리를 하면 도핑된 폴리실리콘(2)에 있던 이온이 기판(1)까지 확산되어 저농도(n^-)의 셀로우 정션(Shallow Junction)(6)을 형성하게 된다.Next, as shown in FIG. 2D, the first heat treatment for source / drain formation diffuses the ions in the doped polysilicon 2 to the substrate 1 to form a low concentration (n ⁻ ) shallow junction (6). ).

이후 제2e도와 같이 전 표면에 절연막(7)을 증착하고 제2f도와 같이 콘택을 패터닝(Patterning)하여 이온을 주입한 후 열처리하면 제2g도와 같이 이차적으로 고농도(n⁺)의 딥정션(Deep Junction)이 형성된다.If after depositing the insulation film 7 on the entire surface as help claim 2e and the heat treatment after ion implantation of the contact as the 2f help patterned (Patterning) deep junction of the secondary to the high concentration (n ^+), such as to help the 2g (Deep Junction ) Is formed.

이어서, 제2h도와 같이 금속(9)을 도포하여 패터닝하므로 소오스/드레인 전극을 형성하여 트랜지스터를 제조한다.Subsequently, since the metal 9 is coated and patterned as shown in FIG. 2h, a source / drain electrode is formed to manufacture a transistor.

이상과 같은 공정에 의해 제조되는 본 발명은 게이트창을 형성하고 폴리실리콘(5)을 플러그 형태로 제조하므로써 종래의 게이트 폴리실리콘(5)을 식각할 때의 게이트 산화막(4)의 손상을 방지할 수 있어 트랜지스터의 신뢰성을 향상시킬 수 있으며, 산화막(3), (4) 부분이 측벽 역할을 함과 동시에 소오스/드레인 콘택에 의해 한정되므로 고집적화를 얻을 수 있는 장점이 있다.The present invention manufactured by the above process prevents damage to the gate oxide film 4 when etching the conventional gate polysilicon 5 by forming the gate window and manufacturing the polysilicon 5 in the form of a plug. As a result, the reliability of the transistor can be improved, and since the oxide films 3 and 4 serve as sidewalls and are limited by source / drain contacts, high integration can be obtained.

Claims (1)

기판(1) 위에 폴리실리콘(2)과 산화막(3)을 형성하고 상기 이중층에 게이트 형성을 위한 게이트 창을 오픈하여 이 게이트 창에 게이트 산화막(4)을 형성함과 함께 폴리실리콘(5)을 증착한 후 식각하여 게이트를 형성하고, 소오스/드레인 형성을 위한 열처리를 하여 저농도(n^-)의 셀로우 정션(6)을 형성하며, 이어서 절연막(7)을 증착하고 콘택트 패터닝 후 다시 이온주입 및 열처리하여 고농도(n⁺)의 딥 정션(8)을 형성함을 특징으로 하는 씨 모스 트랜지스터 제조방법.The polysilicon 2 and the oxide film 3 are formed on the substrate 1, and the gate window for forming the gate is opened in the double layer to form the gate oxide film 4 in the gate window. After deposition, it is etched to form a gate, heat treatment for source / drain formation to form a low concentration (n ⁻ ) shallow junction 6, and then an insulating film 7 is deposited and ion implanted again after contact patterning. And heat treatment to form a deep concentration (n ⁺ ) deep junction (8).

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