JPH04346476A - Manufacture of mosfet - Google Patents
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】 本発明はＬＤＤ構造のＭＯＳ
型ＦＥＴの製造方法に関する。[Industrial Application Field] The present invention is a MOS with an LDD structure.
The present invention relates to a method for manufacturing type FET.
【０００２】0002
【従来の技術】 近年、ＭＯＳ型ＦＥＴにおいて、ホ
ットキャリア等の対策としてＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を採用したものが広く
使われるようになっている。ＬＤＤ構造のＭＯＳ型ＦＥ
Ｔでは、高電界になりやすいドレイン近傍の拡散層端に
、キャリア濃度の低い部分を追加形成することで、この
部分での電界の緩和を計った構造を採っている。[Prior Art] In recent years, in MOS FETs, LDD (Lightly
Doped drain) structures have become widely used. MOS type FE with LDD structure
In T, a structure is adopted in which a region with low carrier concentration is additionally formed at the end of the diffusion layer near the drain where a high electric field tends to occur, thereby relaxing the electric field in this region.
【０００３】このようなＬＤＤ構造のＭＯＳ型ＦＥＴの
従来の製造方法の例を図２に示す。まず（Ａ）に示すよ
うに、Ｐ型基板２１の表面にゲート酸化膜２２を形成し
、その上方にポリシリコン２３をＣＶＤ法によってデポ
ジションする。そしてそのポリシリコンに導電性を持た
せるために一様にリンをドーピングする。次に、（Ｂ）
に示すようにゲート２３０のパターニングを行ったのち
、低濃度Ｎ型層（ＬＤＤのＮ− 層）形成のためのリン
をイオンプランテーションする。FIG. 2 shows an example of a conventional manufacturing method of a MOS type FET having such an LDD structure. First, as shown in (A), a gate oxide film 22 is formed on the surface of a P-type substrate 21, and polysilicon 23 is deposited above it by the CVD method. Then, the polysilicon is uniformly doped with phosphorus to make it conductive. Next, (B)
After patterning the gate 230 as shown in FIG. 2, phosphorus ion plantation is performed to form a low concentration N-type layer (LDD N- layer).
【０００４】その後、（Ｃ）に示すように、ＣＶＤ法に
よって全体的に酸化膜２４をデポジションする。次いで
（Ｄ）に示すようにＣＶＤ酸化膜２４をエッチバックす
ることにより、ＬＤＤ構造のサイドウォール２４０を形
成する。その後、高濃度Ｎ型層（ＬＤＤのＮ＋ 層）を
形成するためのヒ素をイオンプランテーションする。[0004] Thereafter, as shown in (C), an oxide film 24 is deposited on the entire surface by the CVD method. Next, as shown in (D), the CVD oxide film 24 is etched back to form a sidewall 240 having an LDD structure. Thereafter, arsenic is ion-planted to form a high concentration N-type layer (LDD N+ layer).
【０００５】最後に拡散層の活性化を目的とした熱処理
を施すことにより、（Ｅ）に示すようなＬＤＤ構造のＭ
ＯＳ型ＦＥＴを得る。Finally, by performing heat treatment for the purpose of activating the diffusion layer, M of the LDD structure as shown in (E) is obtained.
Obtain an OS type FET.
【０００６】[0006]
【発明が解決しようとする課題】 ところで、以上の
ような従来の製造方法によると、ゲート電極２３０のパ
ターニングをフォトリソグラフィおよびエッチングの技
術によって行うために装置依存性が大きく、解像度は装
置によって決定されることになる。そのため、微細なゲ
ートを形成するためには、高精度の装置に変更する必要
があった。However, according to the conventional manufacturing method as described above, since the patterning of the gate electrode 230 is performed using photolithography and etching techniques, it is highly dependent on the device, and the resolution is determined by the device. That will happen. Therefore, in order to form fine gates, it was necessary to change to a high-precision device.
【０００７】また、ゲートを微細化した場合、従来のＬ
ＤＤ構造では、実行ゲート長が更に短くなり、パンチス
ルーを起こしやすく、特性上の問題も生じる。本発明は
このような点に鑑みてなされたもので、従来の製造装置
を更新することなく微細化が可能で、しかもパンチスル
ー等のショートチャンネルが生じにくいＭＯＳ型ＦＥＴ
を製造することのできる方法の提供を目的としている。[0007] Furthermore, when the gate is miniaturized, the conventional L
In the DD structure, the effective gate length becomes even shorter, punch-through is more likely to occur, and there are problems in characteristics. The present invention has been made in view of these points, and provides a MOS FET that can be miniaturized without updating conventional manufacturing equipment and is less prone to short channels such as punch-through.
The purpose is to provide a method that can produce .
【０００８】[0008]
【課題を解決するための手段】 上記の目的を達成す
るため、本発明の製造方法は、第１導電型基板の表面に
ＣＶＤ酸化膜をデポジションした後、その酸化膜をゲー
ト電極形成領域のみエッチングして開口部を形成し、次
にその開口部の内側側面部にＣＶＤ窒化膜のサイドウォ
ールを形成するとともに、当該開口部内で露呈している
基板を所定量だけエッチングした後、このエッチング部
分の表面にゲート酸化膜を形成し、その後、このゲート
酸化膜上にポリシリコンをデポジションするとともにエ
ッチバックすることによりゲート電極を形成し、次いで
上記ＣＶＤ酸化膜を除去した後、基板表面からイオンを
注入して当該基板表面に高濃度の第２導電型層を形成し
、その後、上記ＣＶＤ窒化膜を除去した後、基板表面か
らのイオン注入により低濃度第２導電型層を形成してＬ
ＤＤ構造のＭＯＳ型ＦＥＴを得ることによって特徴付け
られる。[Means for Solving the Problems] In order to achieve the above object, the manufacturing method of the present invention deposits a CVD oxide film on the surface of a first conductivity type substrate, and then deposits the oxide film only in the gate electrode formation region. An opening is formed by etching, and then a sidewall of a CVD nitride film is formed on the inner side surface of the opening, and the substrate exposed within the opening is etched by a predetermined amount. A gate oxide film is formed on the surface of the substrate, and then polysilicon is deposited on the gate oxide film and etched back to form a gate electrode.Then, after removing the CVD oxide film, ions are removed from the substrate surface. A high concentration second conductivity type layer is formed on the surface of the substrate by implanting ions, and then, after removing the CVD nitride film, a low concentration second conductivity type layer is formed by ion implantation from the substrate surface.
It is characterized by obtaining a DD structure MOS type FET.
【０００９】[0009]
【作用】 基板表面に形成したＣＶＤ酸化膜を、ゲー
ト電極形成部のみをエッチングして開口部を形成した後
、この開口部内側の側面部分に窒化膜のサイドウォール
を設けて、その間にゲート電極を形成するため、このサ
イドウォール間隔によってゲート長が決定されることに
なり、フォトエッチング装置による制約を受けることな
く微細なゲートの形成が可能となる。[Operation] After forming an opening by etching only the gate electrode formation part of the CVD oxide film formed on the substrate surface, a sidewall of a nitride film is provided on the inner side surface of this opening, and the gate electrode is formed between the openings. Since the gate length is determined by the sidewall spacing, it is possible to form a fine gate without being restricted by a photo-etching device.
【００１０】また、ＣＶＤ窒化膜のエッチバックの際に
開口部底面部分の基板をもエッチングするため、ゲート
電極は埋め込み型となり、チャンネル領域への拡散層の
伸びが防止され、ショートチャンネル効果を抑えること
ができる。Furthermore, since the substrate at the bottom of the opening is also etched during the etch-back of the CVD nitride film, the gate electrode becomes a buried type, which prevents the diffusion layer from extending into the channel region and suppresses the short channel effect. be able to.
【００１１】[0011]
【実施例】 図１は本発明実施例の手順説明図で、以
下、この図を参照しつつ本発明の好適な実施例を詳述す
る。まず、（Ａ）に示すようにＰ型シリコン基板１の表
面にＣＶＤ法によって酸化膜２を２０００Å〜４０００
Å程度形成する。次に、既知のフォトリソグラフィおよ
びエッチングの技術を用いたパターニングにより、（Ｂ
）に示すように、この酸化膜２のゲート電極形成領域に
開口部１０を形成する。この開口部１０の幅は装置の能
力により決定されるが、ここでは０．６μｍとする。Embodiment FIG. 1 is a procedure explanatory diagram of an embodiment of the present invention. Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to this figure. First, as shown in (A), an oxide film 2 with a thickness of 2000 Å to 4000 Å is formed on the surface of a P-type silicon substrate 1 by CVD method.
Forms about Å. Next, by patterning using known photolithography and etching techniques, (B
), an opening 10 is formed in the gate electrode formation region of this oxide film 2. The width of this opening 10 is determined by the capability of the device, but here it is set to 0.6 μm.
【００１２】次いで（Ｃ）に示すように、ＬＰＣＶＤ法
により窒化膜３を２０００〜３０００Å程度の膜厚でデ
ポジションする。この窒化膜３の膜厚は後述する工程に
おいてゲート長を決定することになるので、所望のゲー
ト長を得るために上記した膜厚を適宜に変更してもよい
。その後、（Ｄ）に示すように窒化膜３をエッチバック
する。このエッチング条件は、６０〜１００Ｇａｕｓｓ
， ２００〜４００Ｗａｔｔ， ４０〜６０ｍＴｏｒ
ｒ で、ガス系をＣＨＦ３ ３０〜５０ＳＣＣＭ，ＣＦ
４ ３〜８ＳＣＣＭ，Ａｒ ３０〜５０ＳＣＣＭ，Ｏ２
１０〜３０ＳＣＣＭとする。そしてこのとき、同時に
開口部１０内のシリコン基板１の表面を１０００〜１５
００Å程度エッチングする。Next, as shown in (C), a nitride film 3 is deposited to a thickness of about 2,000 to 3,000 Å using the LPCVD method. Since the film thickness of this nitride film 3 will determine the gate length in the process described later, the above film thickness may be changed as appropriate in order to obtain the desired gate length. Thereafter, the nitride film 3 is etched back as shown in (D). This etching condition is 60 to 100 Gauss
, 200~400Watt, 40~60mTor
r, gas system CHF3 30-50SCCM, CF
4 3~8SCCM, Ar 30~50SCCM, O2
10 to 30 SCCM. At this time, at the same time, the surface of the silicon substrate 1 within the opening 10 is
Etch approximately 00 Å.
【００１３】このような条件によるエッチングにより、
窒化膜３は開口部１０の内側側面にサイドウォール１１
として残り、このサイドウォール１１，１１間の幅寸法
は、０．１５〜０．２μｍとなる。この状態で、開口部
１０内で露呈している基板１の表面にゲート酸化膜５を
形成する。[0013] By etching under these conditions,
The nitride film 3 has a sidewall 11 on the inner side surface of the opening 10.
The width dimension between the sidewalls 11, 11 is 0.15 to 0.2 μm. In this state, gate oxide film 5 is formed on the surface of substrate 1 exposed within opening 10.
【００１４】次に、（Ｅ）に示すように、ＬＰＣＶＤ法
によりポリシリコン６を３０００〜４０００Åの厚さで
生成した後、導電性を持たせるために９００℃程度の熱
処理でリンを１０２０〜１０２１／ｃｍ３ 程度ドーピ
ングする。その後、（Ｆ）に示すように既知のエッチン
グ技術を用いてポリシリコン６をエッチバックする。こ
の結果、開口部１０内のサイドウォール１１，１１間に
ゲート電極６０となる導電性のポリシリコンが残ること
になるが、このゲート長は０．２〜０．３μｍととなる
。Next, as shown in (E), polysilicon 6 is formed to a thickness of 3,000 to 4,000 Å by the LPCVD method, and then phosphorus is heated to 1,020 to 1,021 Å by heat treatment at about 900° C. to make it conductive. /cm3 of doping. Thereafter, as shown in (F), polysilicon 6 is etched back using a known etching technique. As a result, conductive polysilicon serving as the gate electrode 60 remains between the sidewalls 11 and 11 in the opening 10, and the gate length is 0.2 to 0.3 μm.
【００１５】次に、（Ｇ）に示すようにＣＶＤ酸化膜２
をエッチングにより除去し、その後、高濃度Ｎ型層形成
のためにヒ素を３０〜５０ｋｅｖのエネルギで２×１０
１５〜５×１０１５／ｃｍ２ イオンインプランテーシ
ョンする。その後、（Ｈ）に示すように窒化膜のサイド
ウォール１１をエッチングによって除去した後、低濃度
Ｎ型層形成のためにリンを３０〜５０ｋｅｖで１×１０
１３〜３×１０１３／ｃｍ２イオンインプランテーショ
ンする。Next, as shown in (G), the CVD oxide film 2 is
was removed by etching, and then arsenic was added at 2×10 at an energy of 30 to 50 keV to form a highly concentrated N-type layer.
Perform ion implantation at 15 to 5 x 1015/cm2. After that, as shown in (H), after removing the sidewall 11 of the nitride film by etching, phosphorus was added at 30 to 50 keV to form a 1×10
Perform ion implantation at 13 to 3 x 1013/cm2.
【００１６】そして９００℃２０〜４０分程度の熱処理
を行うことにより、拡散層の活性化および広がりを与え
ることで、（Ｉ）に示すように高濃度Ｎ型拡散層（Ｎ＋
層）の端部に低濃度Ｎ型層（Ｎ− 層）が形成された
ソースおよびドレイン層を形成する。以上の本発明実施
例において特に注目すべき点は、ゲート電極６０のゲー
ト長が、開口部１０内の側壁部分に形成された窒化膜製
のサイドウォール１１の幅によって決まる点であり、窒
化膜３の膜厚およびそのエッチング条件の組合せにより
任意の短いゲート長を得ることができる。また、このサ
イドウォール１１の形成のための窒化膜３のエッチング
時に開口部１０内の基板１の表面を同時にエッチングす
ることにより、そのための特別の工程を追加することな
く埋め込み型のゲート構造ができる点であり、これによ
ってショートチャンネル効果の少ない高性能の素子を得
ることができる。Then, by performing heat treatment at 900°C for about 20 to 40 minutes, the diffusion layer is activated and spread, resulting in a highly concentrated N-type diffusion layer (N+
Source and drain layers are formed in which a low concentration N-type layer (N- layer) is formed at the end of the source layer. What is particularly noteworthy about the above-described embodiments of the present invention is that the gate length of the gate electrode 60 is determined by the width of the sidewall 11 made of a nitride film formed on the sidewall portion inside the opening 10. Any short gate length can be obtained by combining the film thickness and etching conditions of No. 3. Furthermore, by simultaneously etching the surface of the substrate 1 within the opening 10 when etching the nitride film 3 for forming the sidewall 11, a buried gate structure can be formed without adding any special process. This makes it possible to obtain a high-performance device with little short channel effect.
【００１７】なお、以上の実施例において、Ｎ型とＰ型
の導電型を逆転させてもよいことは言うまでもない。In the above embodiments, it goes without saying that the N-type and P-type conductivity types may be reversed.
【００１８】[0018]
【発明の効果】 以上説明したように、本発明によれ
ば、ＬＤＤ構造のＭＯＳ型ＦＥＴのゲート電極を、基板
上に形成した酸化膜の開口部内にサイドウォールを形成
した状態でその内側にポリシリコンをデポジションする
ことで得ているので、ゲート長がサイドウォールの間隔
によって定まり、基板表面にデポジションした膜のフォ
トエッチングによりゲート電極を形成する従来の製法に
比して装置依存性が極めて少なくなり、特に高精度の装
置を用いることなく微細なゲートを形成することが可能
となった。Effects of the Invention As described above, according to the present invention, the gate electrode of a MOS FET having an LDD structure is formed by forming a sidewall inside the opening of an oxide film formed on a substrate. Since it is obtained by depositing silicon, the gate length is determined by the spacing between the sidewalls, and it is extremely equipment dependent compared to the conventional manufacturing method in which the gate electrode is formed by photo-etching a film deposited on the substrate surface. This has made it possible to form fine gates without using particularly high-precision equipment.
【００１９】また、上記したサイドウォールを形成する
と同時に、基板のゲート電極形成領域を所定量除去する
ので、ゲート電極は埋め込み型となり、チャンネル領域
への拡散層の伸びが防止され、ショートチャンネル効果
を抑えることができる。その結果、微細でしかも高性能
のＭＯＳ型ＦＥＴを高スループットで得ることが可能と
なった。Furthermore, since a predetermined amount of the gate electrode formation region of the substrate is removed at the same time as the above-mentioned sidewalls are formed, the gate electrode becomes a buried type, and the extension of the diffusion layer into the channel region is prevented, thereby reducing the short channel effect. It can be suppressed. As a result, it has become possible to obtain a fine and high-performance MOS type FET with high throughput.
【図１】 本発明実施例の製造工程の説明図[Figure 1] Explanatory diagram of the manufacturing process of the embodiment of the present invention
【図２】
従来のＬＤＤ構造のＭＯＳ型ＦＥＴの製造工程の説
明図[Figure 2]
Explanatory diagram of the manufacturing process of a conventional LDD structure MOS FET
１・・・・Ｐ型シリコン基板 ２・・・・ＣＶＤ酸化膜 ３・・・・ＣＶＤ窒化膜 ５・・・・ゲート酸化膜 ６・・・・ポリシリコン １０・・・・開口部 １１・・・・サイドウォール ６０・・・・ゲート電極 1...P-type silicon substrate 2...CVD oxide film 3...CVD nitride film 5...Gate oxide film 6...Polysilicon 10...Opening 11...Side wall 60...Gate electrode
Claims (1)
をデポジションした後、その酸化膜をゲート電極形成領
域のみエッチングして開口部を形成し、次にその開口部
の側面部にＣＶＤ窒化膜のサイドウォールを形成すると
ともに、当該開口部内で露呈している基板を所定量だけ
エッチングした後、このエッチング部分の表面にゲート
酸化膜を形成し、その後、このゲート酸化膜上にポリシ
リコンをデポジションするとともにエッチバックするこ
とによりゲート電極を形成し、次いで上記ＣＶＤ酸化膜
を除去した後、基板表面からイオンを注入して当該基板
表面に高濃度の第２導電型層を形成し、その後、上記Ｃ
ＶＤ窒化膜を除去した後、基板表面からのイオン注入に
より低濃度第２導電型層を形成するＭＯＳ型ＦＥＴの製
造方法。1. After depositing a CVD oxide film on the surface of the first conductivity type substrate, etching the oxide film only in the gate electrode formation region to form an opening, and then depositing the CVD oxide film on the side surface of the opening. After forming a nitride film sidewall and etching a predetermined amount of the substrate exposed within the opening, a gate oxide film is formed on the surface of this etched portion, and then polysilicon is deposited on this gate oxide film. A gate electrode is formed by depositing and etching back, and then, after removing the CVD oxide film, ions are implanted from the substrate surface to form a highly concentrated second conductivity type layer on the substrate surface, After that, the above C
A method for manufacturing a MOS FET, in which a low concentration second conductivity type layer is formed by ion implantation from the substrate surface after removing a VD nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11981891A JPH04346476A (en) | 1991-05-24 | 1991-05-24 | Manufacture of mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11981891A JPH04346476A (en) | 1991-05-24 | 1991-05-24 | Manufacture of mosfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346476A true JPH04346476A (en) | 1992-12-02 |
Family
ID=14771009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11981891A Pending JPH04346476A (en) | 1991-05-24 | 1991-05-24 | Manufacture of mosfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346476A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597752A (en) * | 1994-08-27 | 1997-01-28 | Nec Corporation | Method for manufacturing LDD type semiconductor device with complete self-alignment |
| KR19980052498A (en) * | 1996-12-24 | 1998-09-25 | 김영환 | Transistor manufacturing method |
| KR101133523B1 (en) * | 2003-12-26 | 2012-04-05 | 매그나칩 반도체 유한회사 | Method of manufacturing a transistor in a semiconductor device |
-
1991
- 1991-05-24 JP JP11981891A patent/JPH04346476A/en active Pending
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| US5597752A (en) * | 1994-08-27 | 1997-01-28 | Nec Corporation | Method for manufacturing LDD type semiconductor device with complete self-alignment |
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