KR930000695B1 - Plase detector for synchronizing bit - Google Patents

Plase detector for synchronizing bit Download PDF

Info

Publication number
KR930000695B1
KR930000695B1 KR1019900006752A KR900006752A KR930000695B1 KR 930000695 B1 KR930000695 B1 KR 930000695B1 KR 1019900006752 A KR1019900006752 A KR 1019900006752A KR 900006752 A KR900006752 A KR 900006752A KR 930000695 B1 KR930000695 B1 KR 930000695B1
Authority
KR
South Korea
Prior art keywords
phase
output
input
exclusive
gate
Prior art date
Application number
KR1019900006752A
Other languages
Korean (ko)
Other versions
KR910021039A (en
Inventor
이범철
박권철
Original Assignee
재단법인 한국전자통신연구소
경상현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인 한국전자통신연구소, 경상현 filed Critical 재단법인 한국전자통신연구소
Priority to KR1019900006752A priority Critical patent/KR930000695B1/en
Priority to US07/694,803 priority patent/US5233636A/en
Priority to JP10590791A priority patent/JPH0813034B2/en
Publication of KR910021039A publication Critical patent/KR910021039A/en
Application granted granted Critical
Publication of KR930000695B1 publication Critical patent/KR930000695B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

a means generating the clock pulse of voltage controlled oscillator (VCO) or phase control circuit to the in-phase and antiphase clock pulse; a means re-timing the inputted NRZ data by in-phase and anti-phase clock pulse; a means outputting the phase difference between the retimed NRZ data and the inputted NRZ data to the in-phase and anti-phase; a means outputting the phase difference between the NRZ datas retimed by the in-phase and the anti-phase clock pulse, respectively; a means outputting the phase difference to the digital signal when the phase of retiming clock pulse delays than of bit interval center of data.

Description

비트 동기를 위한 아날로그 및 디지틀 위상 검출기Analog and Digital Phase Detectors for Bit Synchronization

제1도는 본 발명의 일실시에의 회로도.1 is a circuit diagram of one embodiment of the present invention.

제2도는 본 발명의 다른 실시예의 회로도.2 is a circuit diagram of another embodiment of the present invention.

제3도는 본 발명의 회로도에 대한 타이밍도.3 is a timing diagram of a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

U1 : 드라이버 U2,U3 : D플립플롭U1: Driver U2, U3: D flip flop

U4,U5 : 배타적 OR 및 NOR 게이트 U6,U7 : NOR 게이트U4, U5: Exclusive OR and NOR Gate U6, U7: NOR Gate

U8,U9 : AND게이트U8, U9: AND gate

본 발명은 NRZ 데이터의 비트 단위 간격 (Unit Interval)중앙에서 추출된 클럭 펄스의 천이가 발생하게하는 비트 동기를 위한 아날로그 및 디지틀 위상 검출기에 관한 것이다.The present invention relates to analog and digital phase detectors for bit synchronization that cause a transition of a clock pulse extracted at the center of a unit interval of NRZ data.

종래에 비트 동기 회로는 데이터에서 추출한 클럭 펄스의 천이가 데이터의 비트 단위 간격 중앙에 자동으로 맞출수 없는 오픈 루프(open loop) 제어 회로로 구성 하였기 때문에 소자의 정확도 및 온도 특성이 우수해야 했었다. 또한 , 최근 개발된 자기 조절 리타이밍 회로들은 지터를 많이 발생시킬 뿐만 아니라 출력되는 위상 정보가 펄스폭으로 나타나기 때문에 데이터 비트 속도에 제한적이라는 단점이 있다.In the past, the bit synchronization circuit had to have an excellent accuracy and temperature characteristics of the device because the clock synchronization extracted from the data was composed of an open loop control circuit which cannot automatically adjust the center of the bit interval of the data. In addition, recently-developed self-regulating retiming circuits not only generate a lot of jitter but also have a disadvantage in that they are limited in data bit rate because the output phase information is represented by a pulse width.

본 발명은 상기에 언급한 종래의 제반 문제점을 해결하기 위한 것으로 아날로그 방식으로 동작시킬 때는 VCO(Voltage Controlled Oscillator)에서의 지터의 고주파 성분을 줄이고, 디지틀 방식으로 동작시킬 때는 데이터 비트 속도에 비제한적인 법용 논리소자를 사용하여 고속 및 저속의 데이터 전송에서 사용이 가능할 뿐만 아니라 아날로그 PLL(Phase Locked Loop) 및 디지틀, PLL에 적용할 수 있도록 하는데 그 목적이 있다.The present invention is to solve the above-mentioned conventional problems and to reduce the high frequency component of jitter in a voltage controlled oscillator (VCO) when operating in an analog manner, and to limit the data bit rate when operating in a digital manner. It is not only possible to use it in high-speed and low-speed data transmission using legal logic elements, but also to apply to analog phase locked loop (PLL), digital, and PLL.

본 발명은 상기의 목적을 달성하기 위해 VCO또는 위상 제어 회로의 클럭 펄스를 동상 및 역상 클럭 펄스로 발생시키는 동상 및 역상 클럭 펄스 발생수단, 입력되는 NRZ 데이터를 상기 동상 및 역상 클럭 펄스 방생수단의 동상 빛 역상 클럭펄스에 의해 리타이밍 하는 수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ데이터와 상기 입력 NRZ데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 편차 위상 추출수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ데이터와 역상 클럭 펄스로 리타이밍된 데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 기준 위상 추출수단, 상기 편차 위상 추출 수단과 상기 기준 위상 추출수단과 연결되어 리타이밍하는 클럭펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 뒤질때 위상차를 디지틀적으로 출력하는 후진 위상펄스 출력수단, 상기 편차 위상 추출수단과 상기 기준 위상 추출수단에 연결되어 리타이밍하는 클럭펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 앞설때 위상차를 디지틀적으로 출력하는 전진 위상 펄스 출력수단으로 구성되어 상기 편차 위상 추출 수단의 출력과 상기 기준 위상 추출 수단의 출력을 서로 비교하여 위상을 아날로그적으로 검출할 뿐만 아니라 상기 전진 위상 펄스 출력수단과 상기 후진 위상 펄스출력 수단으로 디지틀적으로 위상을 검출할 수 있도록 한 것을 특징으로 하고 있다.In order to achieve the above object, the present invention provides in-phase and inverse-phase clock pulse generating means for generating clock pulses of a VCO or phase control circuit into in-phase and inverse-phase clock pulses, and in-phase of the in-phase and in-phase clock pulse generation means for inputting NRZ data. Means for retiming by light inverse clock pulses, and deviation phase extraction means for extracting a phase difference between the NRZ data re-timed by the in-phase clock pulses of the in-phase and reverse-phase clock pulse generating means and the input NRZ data and outputting in-phase and inverse phase And reference phase extracting means for extracting a phase difference between the NRZ data re-timed by the in-phase clock pulse of the in-phase and reverse-phase clock pulse generating means and the data re-timed by the reverse-phase clock pulse and outputting in phase and reverse phase. Phase data of a clock pulse transition which is connected to the reference phase extracting means and retimed A reverse phase pulse output means for digitally outputting a phase difference when the phase is behind the center of the bit interval, and a phase of a clock pulse transition connected to the deviation phase extracting means and the reference phase extractor to retime It consists of a forward phase pulse output means for digitally outputting the phase difference when it is ahead of the phase to compare the output of the deviation phase extraction means and the output of the reference phase extraction means with each other to detect the phase analogously as well as the forward phase. It is characterized in that the phase can be detected digitally by the pulse output means and the reverse phase pulse output means.

제1도에 이회로의 동작을 상세히 설명하기 위해서 ECL(Emitter Coupled Logic)을 사용한 비트 동기를 위한 아날로그 및 디지틀 위상 검출기의 일실시예를 나타냈다. 입력되는 NRZ 데이터는 배타적 OR 및 NOR 게이트(U4)의 입력으로 입력되며, 또한 D플립플롭(U2)의 데이터 입력단자(D) 및 D플립플롭(U3)의 데이터 입력단자 (D)에도 각각 가해진다. 드라이버(U1)는 VCO또는 위상 제어회로의 클럭 펄스를 수신하여 동상 및 역상 클럭 펄스로 발생시키며 동상 클럭 펄스는 D플립플롭(U2)의 클럭 입력단자(CP)에 역상 클럭 펄스는 D플립플롭(U3)의 클럭 입력단자(CP)에 가해져 입력되는, NRZ데이터를 동상 및 역상 클럭으로 각각 리타이밍한다.To illustrate the operation of this circuit in detail in FIG. 1, an embodiment of an analog and digital phase detector for bit synchronization using an emitter coupled logic (ECL) is shown. The input NRZ data is input to the exclusive OR and NOR gates U4, and is also applied to the data input terminal D of the D flip-flop U2 and the data input terminal D of the D flip-flop U3, respectively. All. The driver U1 receives clock pulses of a VCO or phase control circuit and generates the in-phase and inverted clock pulses. The in-phase clock pulses are applied to the clock input terminal CP of the D flip-flop U2. The NRZ data, which is applied to the clock input terminal CP of U3) and is input, is retimed by the in-phase and reverse-phase clocks, respectively.

따라서, D플립플롭(U2)의 출력(Q)과 D플립플롭(U3)의 출력(Q)의 리타이밍된 NRZ 데이터는 서로 VCO또는 위상 제어회로의 클럭 펄스의 1/2주기 만큼 위상이 뒤지거나 또는 앞서거나 한다. 따라서 이 두 D플립플롭(U2,U3)의 출력(Q)를 배타적ORAccordingly, the retimed NRZ data of the output Q of the D flip-flop U2 and the output Q of the D flip-flop U3 are out of phase with each other by one-half period of the clock pulse of the VCO or phase control circuit. Lose or lead. Therefore, the output (Q) of these two D flip-flops (U2, U3) is exclusively OR

및 NOR 게이트 (U5)의 출력은 NRZ데이터에서 천이가 있을 때마다 리타이밍하는 클럭 펄스의 1/2주기의 시간 각격의 펄스를 발생시키게 된다.And an output of the NOR gate U5 generates a pulse at a time interval of 1/2 cycle of a clock pulse retiming each time there is a transition in the NRZ data.

또한, D플립플롭(U2)의 출력(Q)와 입력되는 NRZ 데이터와 배타적 OR 및 배타적 NOR를 취한 배타적 OR 및 NOR 게이트(U4)의 출력의 펄스폭은 리타이밍 클럭 펄스의 천이 위치와 입력되는 NRZ 데이터의 비트 간격 중앙 위치의 위상 차이에 따라 서 달라지게 된다. 따라서, 입력되는 NRZ 데이터를 리타이밍하는 클럭 펄스의 천이가 입력되는 NRZ데이터의 비트 간격의 중앙보다 앞서서 발생하면 배타적 OR 및 NOR게이트(U4)의 배타적 OR 출력의“1”레벨 펄스폭은 리타이밍하는 클럭 펄스 주기의 1/2보다 크게 되고, 리타임하는 클럭 펄스의 천이가 입력되는 NRZ 데이터의 비트 간격의 중앙보다 뒤지면 배타적 OR 및 NOR 게이트(U4)의 배타적 OR 출력의 “1”레벨 펄스폭은 리타이밍하는 클럭 펄스 주기의 1/2보다 작게 되어 리타이밍하는 클럭 펄스의 위상과 입력되는 NRZ 데이터의 비트 간격의 위상과를 서로 비교할 수 있게 된다.In addition, the pulse width of the output Q of the D flip-flop U2 and the output of the exclusive OR and NOR gate U4 taking exclusive OR and exclusive NOR and the input NRZ data are inputted with the transition position of the retiming clock pulse. It depends on the phase difference of the center position of the bit interval of NRZ data. Therefore, if the transition of the clock pulse retiming the input NRZ data occurs earlier than the center of the bit interval of the input NRZ data, the "1" level pulse width of the exclusive OR and exclusive OR output of the NOR gate U4 is retimed. Is greater than one half of the clock pulse period, and the "1" level pulse widths of the exclusive OR and exclusive OR outputs of the exclusive OR and NOR gates U4 are greater than the center of the bit interval of the input NRZ data. Is less than half of the retiming clock pulse period so that the phase of the retiming clock pulse and the phase of the bit interval of the input NRZ data can be compared with each other.

배타적 OR 및 NOR 게이트(U5)의 배타적 NOR 출력과 배타적 OR 및 NOR 게이트(U4)의 배타적 NOR 출력을 NOR 취한 NOR 게이트(U6)의 출력은 리타이밍 클럭 펄스의 천이가 입력되는 NRZ데이터의 비트간격 중앙보다 뒤져서 펄스를 발생시키며, 배타적 OR 및 NOR 게이트(U5)의 배타적 NOR 출력과 배타적 OR및 NOR 게이트 (U4)의 배타적 OR 출력을 NOR 취한 NOR게이트(U7)의 출력은 리타이밍 클럭 펄스의 천이가 입력되는 NRZ데이터의 비트 간격 중앙보다 앞서서 발생할때 펄스를 발생시켜 디지틀적으로 위상 정보를 알려 주게 된다. 여기서 상기 NOR 게이트 (U6,U7)는 AND 게이트로 구성될 수 있으며, 상기 NOR 게이트 (U6,U7)의 입력을 바꾸어 상기 AND게이트로 입력시키면 동일하게 구성시킬 수 잇으며, 상기 AND 게이트는 제2도에서 U8,U9로 표시되어 있다.The NOR output of the exclusive OR and NOR gates (U5) and the output of NOR gate (U6) NOR taking the exclusive NOR outputs of the exclusive OR and NOR gates (U4) are the bit intervals of the NRZ data to which the transition of the retiming clock pulses is input. The output of the NOR gate (U7), which is behind the center to generate a pulse, and the NOR output of the exclusive OR and NOR gates (U5) and the exclusive OR output of the exclusive OR and NOR gates (U4), is a transition of the retiming clock pulse. When is generated earlier than the center of the bit interval of the input NRZ data, it generates a pulse to digitally inform the phase information. The NOR gates U6 and U7 may be configured as AND gates. The NOR gates U6 and U7 may be configured as AND gates. The NOR gates U6 and U7 may be configured to be identical by changing inputs of the NOR gates U6 and U7 to the AND gates. In the figure, U8 and U9 are indicated.

제3도의 비트 동기를 위한 아날로그 및 디지틀 위상 검출기의 타이밍도를 이용하요 VCO 또는 위상제어 회로의 클럭 펄스의 위상에 따른 비트 동기를 위한 아날로그 및 디지틀 위상 비교기에 대해서 설명한다.The timing diagram of the analog and digital phase detector for bit synchronization of FIG. 3 is used. The analog and digital phase comparators for bit synchronization according to the phase of the clock pulse of the VCO or phase control circuit will be described.

첫째, VCO 및 위상제어 회로의 클럭 펄스의 천이 위치가 NRZ데이터 비트 단위 간격의 중앙보다 앞설때는 (1)과 같은 경우가 되며, 이때 리타이밍하는 클럭펄스의 천이는 NRZ데이터의 비트 단위 간격의 중앙보다 앞에서 발생하기에 리타이밍 동상 클럭 펄스로 리타이밍된 NRZ 데이터와 입력되는 NRZ데이터와 배타적 OR 및 NOR를 취한 배타적 OR 및 NOR 게이트(U4)의 배타적 OR의 출력 “1”레벨의 시간 간격은 리타이밍하는 클럭 펄스의 1/2주기보다 작으면서 배타적 OR 및 NOR 게이트(U5)의 배타적 OR의 출력인 기준 펄스의“1” 레벨과 시간적으로 겹치는 부분이 없어 이를 이용하면 아날로그 뿐만 아니라 디지틀로 위상 정보를 나타낼 수 있다.First, when the transition position of the clock pulses of the VCO and phase control circuit is ahead of the center of the NRZ data bit unit interval, it is the same as (1), where the transition of the retiming clock pulse is the center of the bit unit interval of the NRZ data. The time interval at the output “1” level of NRZ data re-timed with retiming in-phase clock pulses and exclusive OR and exclusive OR of NOR gate (U4) taking exclusive OR and NOR, which occurs earlier. It is smaller than 1/2 cycle of timing clock pulse and there is no time overlapping with “1” level of reference pulse which is output of exclusive OR and exclusive OR of NOR gate U5. Can be represented.

둘째, VCO 및 위상제어 회로의 클럭 펄스의 천이 위치가 NRZ데이터 비트 단위 간격의 중앙보다 뒤질때는 (2)와 같은 경우가 되며, 이때 리타이밍하는 클럭 펄스의 천이는 NRZ데이터의 비트 단위 간격의 중앙보다 뒤에서 발생하기에 리타이밍 동상 클럭 펄스로 리타이밍된 NRZ데이터와 입력되는 NRZ데이터와 배타적 OR 및 NOR를 위한 배타적 OR및 NOR게이트 (U4)의 배타적 OR 의 출력 “1”레벨이 시간 간격은 리타이밍하는 클럭 펄스의 1/2 주기보다 크면서 배타적OR 및 NOR 게이트(U5)의 배타적 OR의 출력인 기준 펄스의“1”레벨과 시간적으로 겹치는 부분이 있어 이를 이용하면 아날로그 뿐만 아니라 디지틀로 위상 정보를 나타낼 수 있다.Second, when the transition position of the clock pulses of the VCO and the phase control circuit falls behind the center of the NRZ data bit unit interval, it becomes the same as (2), where the transition of the retiming clock pulse is the center of the bit unit interval of the NRZ data. Since it occurs later, the output “1” level of NRZ data re-timed with retiming phase clock pulses, input NRZ data and exclusive OR for exclusive OR and NOR, and exclusive OR of NOR gate (U4). It is larger than 1/2 period of timing clock pulse and overlaps in time with “1” level of reference pulse which is output of exclusive OR and exclusive OR of NOR gate (U5). Can be represented.

셋째, VCO 및 위상 제어 회로의 클럭 펄스의 천이 위치가 NRZ 데이터 비트 단위 간격의 중앙에 있으면 이때 리타이밍 하는 클럭 펄스의 천이는 NRZ 데이터의 비트 단위 간격의 중앙에서 발생하기에 동상 리타이밍 클럭 펄스로 리타이밍된 NRZ 데이터와 입력되는 NRZ데이터와 배타적 OR 및 NOR를 취한 배타적 OR 및 NOR 게이트의 배타적 OR출력의“1”레벨의 시간간격은 리타이밍하는 클럭 펄스의 1/2주기와 같기 때문에 기준 펄스와 비교하여 위상정보를 아날로그로 나타내며 디지틀인 경우는 NOR게이트 (U6)또는 NOR게이트(U7)의 출력에서 펄스를 출력하게 되는데 리타이밍 클럭 펄스의 천이가 입력되는 NRZ 데이터의 비트 단위 간격의 중앙에 일치되는 경우 외부 PLL에 의해서 NOR게이트(U6) 및 NOR게이트(U7)의 출력에서 번갈아 가면서 펄스를 출력하기 때문에 안정 상태가 된다.Third, if the transition position of the clock pulses of the VCO and phase control circuit is in the center of the NRZ data bit unit interval, the transition of the retiming clock pulse occurs in the center of the bit unit interval of the NRZ data. Since the time interval of the "1" level of the re-timed NRZ data and the input-only NRZ data and the exclusive OR output of the exclusive OR and NOR gates taking exclusive OR and NOR is the same as one-half cycle of the retiming clock pulse, Compared with, the phase information is expressed in analog and digital. In case of digital, the pulse is output from the output of NOR gate (U6) or NOR gate (U7). The transition of the retiming clock pulse is in the center of the bit unit interval of the input NRZ data. In case of coincidence, stable output because pulse is outputted alternately at the output of NOR gate U6 and NOR gate U7 by external PLL. It becomes.

본 발명은 상기와 같이 간단한 논리 소자를 사용하여 비트 동기를 위한 클럭 펄스의 위상을 아날로그 또는 디지틀 방식으로 제어하는데 사용할 수 있도록 한 것으로 종래의 위상 검출기와 대체해서 사용할 수 있으며 다음과 같은 특유의 효과를 갖는다.The present invention can be used to control the phase of the clock pulse for the bit synchronization in an analog or digital manner by using a simple logic element as described above, can be used in place of the conventional phase detector, and has the following unique effects: Have

첫째, 아날로그 및 디지틀로 위상을 비교하기 때문에 아날로그 PLL회로나 디지틀PLL회로에 모두 응용이 가능하다.First, analog and digital phase comparison makes it applicable to both analog PLL and digital PLL circuits.

둘째, 디지틀적으로 사용할 때 위상 비교 결과를 출력하는 회로의 구성이 가장 간단한 논리 게이트로 구성하기 때문에 리타이밍 클럭 펄스의 주파수에 무관하게 동작하여 고속 NRZ데이터 비트 동기에 사용될 수 있다.Second, since the circuit that outputs the phase comparison result when used digitally is composed of the simplest logic gate, it can operate regardless of the frequency of the retiming clock pulse and thus can be used for fast NRZ data bit synchronization.

세째, 간단한 논리소자로 구성되어 있어 집적화가 가능하다.Third, since it is composed of simple logic elements, integration is possible.

Claims (3)

VCO 또는 위상제어 회로의 클럭 펄스를 동상 및 역상 클럭 펄스로 발생시키는 동상 및 역상 클럭 펄스 발생수단, 입력되는 NRZ데이터를 상기 동상 및 역상 클럭 발생수단의 동상 및 역상 클럭 펄스에 의해 리타이밍 하는 수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ데이터와 상기 입력 NRZ데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 편차 위상 추출 수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ 데이터와 역상 클럭 펄스로 리타이밍된 데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 기준 위상 추출수단, 상기 편차 위상 추출수단과 상기 기준 위상 추출 수단에 연결되어 리타이밍하는 클럭 펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 뒤질때 위상차를 디지틀적으로 출력하는 후진 위상 펄스 출력 수단, 상기 편차 위상 추출 수단과 상기 위상 추출 수단에 연결되어 리타이밍하는 클럭 펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 앞설때 위상차를 디지틀적으로 출력하는 전진 위상 펄스 출력 수단으로 구성되어 상기 편차 위상 추출 수단의 출력과 상기 기준 위상 추출 수단의 출력을 서로 비교하여 위상을 아날로그적으로 검출할 뿐만 아니라 상기 전진 위상 펄스 출력 수단과 상기 후진 위상 펄스 출력 수단으로 디지틀적으로 위상을 검출할 수 있도록 한 것을 특징으로 하는 비트 동기를 위한 아날로그 및 디지틀 위상 비교기.In-phase and inverse-phase clock pulse generating means for generating a clock pulse of a VCO or phase control circuit as in-phase and inverse-phase clock pulses, means for retiming input NRZ data by in-phase and inverse-phase clock pulses of the in-phase and inverse-phase clock generating means; Deviation phase extraction means for extracting a phase difference between the NRZ data re-timed by the in-phase clock pulse generating means and the input NRZ data of the in-phase and reverse-phase clock pulse generating means and outputting in-phase and inverse-phase; A reference phase extracting means for extracting a phase difference between the NRZ data retimed with a clock pulse and the data retimed with a reverse phase clock pulse and outputting in phase and inverse phase, and connected to the deviation phase extracting means and the reference phase extracting means Phase difference when the phase of the clock pulse transition A reverse phase pulse output means for digitally outputting the signal, and a phase difference is digitally output when the phase of the clock pulse transition connected to the deviation phase extraction means and the phase extraction means is ahead of the phase at the center of the bit interval of data. Configured to compare the output of the deviation phase extracting means with the output of the reference phase extracting means to detect the phase analogously, as well as the forward phase pulse output means and the reverse phase pulse output means. Analog and digital phase comparator for bit synchronization, characterized in that it is possible to detect the phase digitally. 제1항에 있어서, 상기 리타이밍 수단은 두개의 제1, 제2플립플롭을 포함하고 있고, 상기 제1플립플롭에는 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스를 클럭 입력단자로 입력시키고 데이터 입력단자에는 입력 데이터를 입력시키며, 상기 제2플립플롭에는 클럭 입력단자에 상기 동상 및 역상 클럭 펄스 발생수단의 역상 클럭 펄스를 입력시키고, 데이터 입력단자에는 입력 NRZ 데이터를 입력시키며, 상기 편차 이상 추출 수단은 배타적 OR 및 NOR 게이트를 포함하고 있고, 배타적 OR 및 NOR게이트 입력에는 상기 제1플립플롭의 출력과 입력 NRZ 데이터를 입력시키며,상기 기준 위상 추출 수단은 배타적 OR및 NOR 게이트를 포함하고 있고, 배타적 OR 및 NOR 게이트의 입력에는 상기 제1플립플롭의 출력과 상기 제2플립플롭이 출력을 입력시키며, 상기 전진 위상 (Advanced phase)펄스 출력 수단은 NOR게이트를 포함하고 있고, NOR 게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 OR출력과 상기 기준 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR의 출력을 입력시키며, 상기 후진 위상(Retarded phase) 펄스 출력 수단은 NOR 게이트를 포함하고 있고, NOR 게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR 출력과 상기 기준 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR의 출력을 입력시키도록 구성되어 있는 것을 특징으로 하는 비트 동기를 위한 아날로그 및 디지틀 위상 검출기.The method of claim 1, wherein the retiming means comprises two first and second flip flops, and the in-phase clock pulses of the in-phase and inverse-phase clock pulse generating means are input to a clock input terminal. Input data is input to a data input terminal, an inverse clock pulse of the common phase and reverse phase clock pulse generating means is input to a clock input terminal, and input NRZ data is input to a data input terminal, and the deviation is abnormal. The extracting means comprises exclusive OR and NOR gates, and the exclusive OR and NOR gate inputs input the output of the first flip-flop and the input NRZ data, and the reference phase extracting means comprises exclusive OR and NOR gates. And an output of the first flip-flop and an output of the second flip-flop to the inputs of the exclusive OR and NOR gates. The advanced phase pulse output means includes a NOR gate, and at the input of the NOR gate is an exclusive OR output of the deviation phase extraction means and an exclusive OR output of the NOR gate and an exclusive OR and NOR gate of the reference phase extraction means. An output of a NOR is input, wherein the retarded phase pulse output means includes a NOR gate, and an input of the NOR gate is an exclusive OR of the deviation phase extraction means and an exclusive NOR output of the NOR gate and the reference phase extraction. And an output of the exclusive OR of the means and the exclusive NOR of the NOR gate. 제1항에 있어서, 상기 리타이밍 수단은 두개의 제1, 제2플립플롭을 포함하고 있고, 상기 제1플립플롭에는 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스를 클럭 입력단자로 입력시키고 데이터 입력단자에는 입력 데이터를 입력시키며, 상기 제2플립플롭에는 클럭 입력단자에 상기 동상 및 역상 클럭 펄스 발생 수단의 역상 클럭 펄스를 입력시키고, 데이터 입력단자에는 입력 NRZ데이터를 입력시키며, 상기 편차 위상 추출수단은 배타적 OR 및 NOR 게이트를 포함하고 있고, 배타적 OR 및NOR 게이트 입력에는 상기 제1플립플롭의 출력과 입력 NRZ 데이터를 입력시키며, 상기 기준 위상 추출 수단은 배타적 OR 및 NOR 게이트를 포함하고 있고, 배타적 OR 및 NOR 게이트의 입력에는 상기 제1플립플롭의 출력과 상기 제2플립프롭의 출력을 입력시키며, 상기 전진 위상 펄스 출력 수단은 AND게이트를 포함하고 있고, AND게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR 출력과 상기 기준 위상 추출 수단의 배타적 OR의 출력을 입력시키며, 상기 후진 우상 펄스 출력 수단은 AND 게이트를 포함하고 있고, AND게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR게이트의 배타적 OR 출력과 상기 기준 위상 추출 수단의 배타적 OR 의 출력을 입력시키도록 구성되어 있는 것을 특징으로 하는 비트 동기를 위한 아날로그 및 디지틀 위상 검출기.The method of claim 1, wherein the retiming means comprises two first and second flip flops, and the in-phase clock pulses of the in-phase and inverse-phase clock pulse generating means are input to a clock input terminal. Input data is input to a data input terminal, an inverted clock pulse of the common phase and reverse phase clock pulse generating means is input to a clock input terminal, input NRZ data is input to a data input terminal, and the deviation phase. The extraction means includes exclusive OR and NOR gates, and the exclusive OR and NOR gate inputs input the output of the first flip-flop and input NRZ data, and the reference phase extraction means includes exclusive OR and NOR gates. And an output of the first flip-flop and an output of the second flip-flop to the inputs of the exclusive OR and NOR gates. The phase pulse output means includes an AND gate, and inputs an exclusive OR of the deviation phase extracting means and an exclusive NOR output of the NOR gate and an output of an exclusive OR of the reference phase extracting means to an input of the AND gate. The pulse output means includes an AND gate, and the input of the AND gate is configured to input an exclusive OR output of the deviation phase extraction means and an exclusive OR output of the NOR gate and an output of an exclusive OR of the reference phase extraction means. Features analog and digital phase detectors for bit synchronization.
KR1019900006752A 1990-05-11 1990-05-11 Plase detector for synchronizing bit KR930000695B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019900006752A KR930000695B1 (en) 1990-05-11 1990-05-11 Plase detector for synchronizing bit
US07/694,803 US5233636A (en) 1990-05-11 1991-05-02 Analog and digital phase detector for bit synchronism
JP10590791A JPH0813034B2 (en) 1990-05-11 1991-05-10 Phase detector

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900006752A KR930000695B1 (en) 1990-05-11 1990-05-11 Plase detector for synchronizing bit

Publications (2)

Publication Number Publication Date
KR910021039A KR910021039A (en) 1991-12-20
KR930000695B1 true KR930000695B1 (en) 1993-01-29

Family

ID=19298945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900006752A KR930000695B1 (en) 1990-05-11 1990-05-11 Plase detector for synchronizing bit

Country Status (3)

Country Link
US (1) US5233636A (en)
JP (1) JPH0813034B2 (en)
KR (1) KR930000695B1 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506874A (en) * 1993-11-01 1996-04-09 Texas Instruments Incorporated Phase detector and method
US5485484A (en) * 1993-12-21 1996-01-16 Unisys Corporation Digitally implemented phase and lock indicators for a bit synchronizer
GB2321831B (en) * 1994-07-22 1999-02-17 Int Mobile Satellite Org Satellite communication method and apparatus
US5917356A (en) * 1995-09-11 1999-06-29 International Business Machines Corp. Three state phase detector
KR0153952B1 (en) * 1995-12-16 1998-11-16 양승택 Apparatus for retiming high speed digital data
US5712580A (en) * 1996-02-14 1998-01-27 International Business Machines Corporation Linear phase detector for half-speed quadrature clocking architecture
JP3506917B2 (en) * 1998-07-30 2004-03-15 シャープ株式会社 Phase comparator
US6577694B1 (en) * 1999-11-08 2003-06-10 International Business Machines Corporation Binary self-correcting phase detector for clock and data recovery
JP2003163592A (en) * 2001-11-26 2003-06-06 Mitsubishi Electric Corp Phase comparator and clock generating circuit using the comparator
US20040114702A1 (en) * 2002-12-12 2004-06-17 International Business Machines Corporation Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor
US10644710B2 (en) 2018-08-21 2020-05-05 Electronics And Telecommunications Research Institute Electronic circuit for adjusting phase of clock

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4222009A (en) * 1978-11-02 1980-09-09 Sperry Corporation Phase lock loop preconditioning circuit
US4380815A (en) * 1981-02-25 1983-04-19 Rockwell International Corporation Simplified NRZ data phase detector with expanded measuring interval
US4371974A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation NRZ Data phase detector
US4371975A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation Sampling NRZ data phase detector
US4400664A (en) * 1981-05-26 1983-08-23 Motorola, Inc. Digital phase detector
JPS5819056A (en) * 1981-07-28 1983-02-03 Nec Corp Clock reproducing circuit
JPS5919456A (en) * 1982-07-24 1984-01-31 Pioneer Electronic Corp Clock regenerating circuit
US4535459A (en) * 1983-05-26 1985-08-13 Rockwell International Corporation Signal detection apparatus
JPS62230242A (en) * 1986-03-31 1987-10-08 Yokogawa Electric Corp Non return zero data receiving circuit

Also Published As

Publication number Publication date
KR910021039A (en) 1991-12-20
US5233636A (en) 1993-08-03
JPH0813034B2 (en) 1996-02-07
JPH0575589A (en) 1993-03-26

Similar Documents

Publication Publication Date Title
US6614314B2 (en) Non-linear phase detector
KR930007716B1 (en) Digital phase detector for bit sync.
US8315349B2 (en) Bang-bang phase detector with sub-rate clock
KR0153952B1 (en) Apparatus for retiming high speed digital data
US4405898A (en) Pseudo synchronous clocking
KR930000695B1 (en) Plase detector for synchronizing bit
JPS60227541A (en) Digital phase locked loop type decoder
US6285219B1 (en) Dual mode phase and frequency detector
US5159279A (en) Apparatus and method for detecting out-of-lock condition in a phase lock loop
KR920003598B1 (en) Frequency and phase detection circuit with the nrz synchronize
GB1294759A (en) Variable frequency oscillator control systems
KR950008461B1 (en) Apparatus for synchronising nrz data bit
US5550878A (en) Phase comparator
KR100261294B1 (en) High speed nrz data recovery apparatus
KR100222360B1 (en) Digital phase locked loop
WO1991018449A1 (en) Scaler for synchronous digital clock
JPS63996B2 (en)
KR970004794B1 (en) The multiplexer of a high speed bit data
KR950008462B1 (en) Apparatus for synchronizing digital bit
KR940000942B1 (en) Bit synchronous circuit
KR920007258B1 (en) Frame pulse and clock pulse recover circuit
KR950002439B1 (en) Phase and lock detecting device of mobile telephone
JPH0250655B2 (en)
KR950007458B1 (en) Clock syncronous circuit
JP2676924B2 (en) Phase locked loop

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091230

Year of fee payment: 18

EXPY Expiration of term