KR920700491A - 비트 동기화기 - Google Patents

비트 동기화기

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KR920700491A
KR920700491A KR1019900702432A KR900702432A KR920700491A KR 920700491 A KR920700491 A KR 920700491A KR 1019900702432 A KR1019900702432 A KR 1019900702432A KR 900702432 A KR900702432 A KR 900702432A KR 920700491 A KR920700491 A KR 920700491A
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루이스 올리보니 마크
헨리 울츠 스테펀
앤드루 드래팩 조지
리 데이비스 발터
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빈센트 죠셉 로너
모토로라 인코포레이티드
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Abstract

내용 없음

Description

비트 동기화기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 페이징 수신기용 디지탈 위상-고정 루프 배열에 대한 블록 다이어그램,
제3도는 제2도에 관련된 타이밍 다이어그램.

Claims (14)

  1. 소정의 비트 레이트를 갖고 있는 2진 신호에 비트 동기화를 위한 디지탈 위상 고정 루프로서, 소정의 주파수를 갖고 있는 기준 신호를 발생하는 발진기 수단; 기준 신호에 응답하여 전진 신호, 노미널 신호, 지체 신호 및 샘플 신호를 발생하는 주파수 발생수단-각각의 발생된 신호는 기준 신호로부터 유도된다; 2진 신호의 전이에 응답하여 샘플 신호의 1사이클에 대응하는 주기를 갖고 있는 엣지 신호를 발생하기 위해 2진 신호에 결합되어 있고 샘플 신호에 응답하는 엣지 검출수단; 비트 레이트와 실제로 동일한 주파수를 갖고 있는 비트 클럭 신호를 발생하는 분리 수단; 및 출력 신호를 갖고 있는 선택 수단을 포함하며, 여기서 출력 신호는 엣지 펄스 신호의 부재시 노미널 신호와 동일하게 선택되고, 출력 신호는 엣지 신호의 존재시 전지 신호 또는 지체신호에 동일하게 선택되며, 전진 신호는 제1상태에 있는 비트 클럭에 응답하여 선택되고 지체 신호는 제2상태에 있는 비트 클럭에 응답하여 선택되며, 상기 분리 수단은 출력 신호의 함수로 비트 클럭을 발생하는 디지탈 위상 고정 루프.
  2. 제1항에 있어서, 상기 주파수 분리 수단은 제1프로그램 가능한 정수에 의해 기준 신호를 분리시키므로써 샘플 신호를 발생하는 제1프로그램 가능한 정수 분리기; 및 상기 분리 수단은 비트 클럭을 발생하기 위하여 제2프로그램 가능한 정수로 출력 신호를 분리하는 제2프로그램 가능한 정수 분리기를 구비하여; 상기 디지탈위상 고정 루프는 상기 제1 및 제2 프로그램 가능한 정수 분리기를 프로그램 하는 제어 수단을 더 구비하는 디지탈 위상 고정 루프.
  3. 제2항에 있어서, 상기 제1 및 제2 프로그램 가능한 정수 분리기용 제1 및 제2 프로그램 가능한 정수에 대한 정보를 저장하는 메모리 수단을 더 포함하는 디지탈 위상 고정 루프.
  4. 제3항에 있어서, 상기 제1프로그램 가능한 분리기는 제1소정 값 또는 제2소정 값으로 선택적으로 분리하며; 상기 제2분리기는 제3소정 값 또는 제4소정값으로 선택적으로 분리하며; 상기 메모리 수단은 상기 제1 및 제2분리기용 소정 값들을 선택하기 위한 정보를 저장하는 하나의 2진 상태를 갖고 있으며; 상기 제어 수단은 제1 상태의 2진 상태에 응답하여 제1 및 제3소정 값을 선택하고, 상기 제어 수단은 제2 상태의 2진 상태에 응답하여 제2 및 제4소정 값을 선택하는 디지탈 위상 고정 루프.
  5. 제4항에 있어서, 기준 주파수는 초당 76,800 사이클이고; 제1소정 값은 2이며; 제2소정 값은 4이며; 제3소정 값은 32이며; 제4소정 값은 75이고, 그러므로써 초당 512비트의 데이타 레이트 또는 초당 1200 비트이데이타 레이트에 대한 고정을 메모리 수단내의 비트에 근거해 실행하는 디지탈 위상 고정 루프가 제공되며, 여기서 디지탈 위상 고정 루프의 부분 대역폭이 실제로 상기 두 비트 레이트에 걸쳐서 일정한 디지탈 위상 고정 루프.
  6. 제3항에 있어서, 상기 메모리 수단은 프로그램 가능한 판독 전용 메모리를 포함하는 디지탈 위상 고정 루프.
  7. 제3항에 있어서, 상기 메모리 수단은 인쇄 회로 기판상의 점퍼를 포함하는 디지탈 위상 고정 루프.
  8. 제1항에 있어서, 디지탈 위상 고정 루프의 초기 동작을 위한 스타트 신호를 발생하는 제어 수단; 및 제1 엣지 신호 및 그뒤의 스타트 신호에 응답하여 소정 값에 상기 분리 수단을 초기화시키기 위해 스타트 신호와 엣지 신호에 응답하는 초기화 수단을 더 포함하는 디지탈 위상 고정 루프.
  9. 제1 또는 제2소정의 데이타 레이트에 고정할 수 있도록 프로그램 될수 있고 또한 제1 또는 제2 대역폭을 가지고 동작할수 있게 프로그램 가능한 디지탈 위상 고정루프를 갖고 있으며 또한 디지탈 위상 고정 루프의 동작을 결정하는 제1 및 제2 상태를 갖고 있는 메모리 수단을 갖고 있는 수신기를 제어하기 위한 방법으로서, 메모리 수단을 판독하여 그의 상태를 판정 하는 단계; 제1 데이타 레이트에 고정하고 메모리 수단이 제1 상태에 있으면 제1 대역폭으로 동작하도록 디지탈 위상 고정 루프를 프로그래밍 하는 단계, 제2데이타 레이트에 고정하고 메모리 수단이 제2상태에 있으면 제2 대역폭으로 동작하도록 디지탈 위상 고정 루프를 프로그래밍 하는 단계를 포함하는 수신기 제어 방법.
  10. 제9항에 있어서, 디지탈 위상 고정 루프는 제2 데이타 레이트와 관련된 부분 대역폭과 실제로 같은 제1 데이타 레이트와 관련된 부분 대역폭을 갖고 있는 수신기 제어 방법.
  11. 제9항에 있어서, 제1데이타 레이트는 제2데이타 레이트보다 크고, 제1 데이타 레이트는 제2 데이타 레이트의 정수배가 아닌 수신기 제어 방법.
  12. 제9항에 있어서, 상기 메모리 수단은 프로그램 가능한 판독 전용 메모리내의 비트를 구비하는 수신기 제어 방법.
  13. 제9항에 있어서, 상기 메모리 수단은 인쇄 회로 기판 점퍼를 구비하는 수신기 제어 방법.
  14. 적어도 제1 또는 제2 소정 데이타 레이트에 고정하도록 프로그램될수 있고 또한 적어도 제1 또는 제2 대역폭을 가지고 동작할 수 있게 프로그램 될 수 있는 디지탈 위상 고정 루프를 갖고 있으며 디지탈 위상 고정 루프의 동작을 판정하기 위하여 적어도 제1 상태 및 제2 상태를 갖고 있는 메모리 수단을 갖고 있는 수신기에서, 디지탈 위상 고정 루프가, 메모리 수단을 판독하고 그의 상태를 판정하는 수단; 제1 데이타 레이트에 고정하고 메모리 수단이 제1 상태에 있으면 제1 대역폭으로 동작하도록 디지탈 위상 고정 루프를 프로그램 하는 수단; 및 제2 데이타 레이트에 고정하고 메모리 수단이 제2 상태에 있으면 제2 대역폭에서 동작하도록 디지탈 위상 고정 루프를 프로그램 하는 수단을 구비하는 수신기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900702432A 1989-03-15 1990-03-09 비트 동기화기 KR950000160B1 (ko)

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US324,277 1989-03-15
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751696B2 (en) * 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US6324120B2 (en) 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
KR950000761B1 (ko) * 1992-01-15 1995-01-28 삼성전자 주식회사 직렬 입력신호의 동기회로
DE4343252A1 (de) * 1993-12-17 1995-06-22 Thomson Brandt Gmbh Schaltung zum Dekodieren von 2T-vorkodierten Binärsignalen
US5455540A (en) * 1994-10-26 1995-10-03 Cypress Semiconductor Corp. Modified bang-bang phase detector with ternary output
US5812617A (en) * 1994-12-28 1998-09-22 Silcom Research Limited Synchronization and battery saving technique
US5974086A (en) * 1995-07-31 1999-10-26 Motorola, Inc. Method and apparatus in a communication receiver for adjusting an operating attribute at a predetermined boundary of a protocol
US6137850A (en) * 1999-08-18 2000-10-24 Hughes Electronics Corporation Digital bit synchronizer for low transition densities
US7076014B2 (en) * 2001-12-11 2006-07-11 Lecroy Corporation Precise synchronization of distributed systems
US8085857B1 (en) 2003-09-25 2011-12-27 Cypress Semiconductor Corporation Digital-compatible multi-state-sense input
WO2005122407A1 (en) * 2004-06-10 2005-12-22 Koninklijke Philips Electronics N.V. Synchronization scheme with coupled frequency dividers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4280099A (en) * 1979-11-09 1981-07-21 Sperry Corporation Digital timing recovery system
US4518961A (en) * 1980-10-01 1985-05-21 Motorola, Inc. Universal paging device with power conservation
GB2103402B (en) * 1981-07-27 1984-09-05 Standard Telephones Cables Ltd Synchronisation of digital radio pager
US4534044A (en) * 1983-05-02 1985-08-06 Honeywell Information Systems Inc. Diskette read data recovery system
JPS59207068A (ja) * 1983-05-10 1984-11-24 Panafacom Ltd フロツピイデイスク装置
US4590602A (en) * 1983-08-18 1986-05-20 General Signal Wide range clock recovery circuit
JPH0650591B2 (ja) * 1985-07-29 1994-06-29 株式会社東芝 Ｆｄｄウインドウゲ−ト回路
US4808884A (en) * 1985-12-02 1989-02-28 Western Digital Corporation High order digital phase-locked loop system

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Publication number Publication date
JP2597239B2 (ja) 1997-04-02
US5111486A (en) 1992-05-05
KR950000160B1 (ko) 1995-01-10
WO1990010976A1 (en) 1990-09-20
JPH03504674A (ja) 1991-10-09
EP0419618A1 (en) 1991-04-03
EP0419618A4 (en) 1992-12-30

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