KR920007781Y1 - Bus matching - Google Patents

Abstract

내용 없음.No content.

Description

동기식 병렬 전송방법을 이용한 버스정합부Bus Matching Unit Using Synchronous Parallel Transmission Method

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 고안의 동작상태를 보인 타이밍도.2 is a timing diagram showing an operation state of the present invention.

제3도는 일반적인 다중처리기를 지원하기 위한 인터럽트 버스의 프레임 전송의 타이밍도.3 is a timing diagram of frame transmission of an interrupt bus to support a general multiprocessor.

제4도는 본 고안의 실시예에 의한 다중처리기를 지원하기 위해 프로세서간의 통신을 담당하는 인터럽트 버스의 정보를 수집하기 위한 버스정합부의 블럭도.4 is a block diagram of a bus matching unit for collecting information of an interrupt bus that is in charge of communication between processors to support a multiprocessor according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 2, 3, 4 : 버퍼 24 : 정보정렬버퍼1, 2, 3, 4: buffer 24: information alignment buffer

본 고안은 버스정합부(Bus Interface)에 관한 것으로, 특히 버스를 공유하면서 버스를 통하여 주고받는 정보가 동일한 시점에 유효하도록한 동기식 병렬전송 방법을 이용한 버스 정합부에 관한 것이다.The present invention relates to a bus interface, and more particularly, to a bus matching unit using a synchronous parallel transmission method in which information exchanged via a bus is valid at the same time.

일반적으로 다중처리기를 지원하기 위한 동기식 병렬 전송 방법을 이용하는 고유버스는 각각의 버스주기(버스 클럭에 종속적인 단위 시간 주기 : 일 예로 버스클럭을 12.5MHz를 사용하는 경우 단위 버스주기는 80ns이다.)를 단위로 정보를 전송하며, 주요정보를 주고 받을 수 있는 데이타 전송버스와 데이타 전송버스를 사용할 권리를 얻기위한 중재버스 그리고 프로세거간의 통신을 담당하는 인터럽트 버스로 구성됨을 이미 알려진 사실이다.In general, a unique bus using a synchronous parallel transmission method for supporting a multiprocessor has a respective bus period (a unit clock period dependent on a bus clock. For example, a unit bus period of 80 ns when a bus clock is used for 12.5 MHz.) It is already known that it consists of a data transmission bus that transmits information in units of, a media transmission bus that can send and receive important information, an arbitration bus to obtain the right to use the data transmission bus, and an interrupt bus that is responsible for communication between processors.

그리고 전술된 3가지 버스들은 각 버스의 특성에 따라 버스상의 정보가 유효한 시점이 각기 다르다.In addition, the above three buses have different points in time when information on the bus is valid according to the characteristics of each bus.

그러므로 유효한 시점만을 고려하여 정보를 수집하여 다음기능 모듈들에게 수집된 정보를 전달하게 될 경우 각기 다른 시간 규격을 갖는 정보들을 처리해야 하므로 다른기능 모듈들이 복잡해지거나 동일한 제어기가 여러개가 필요하게 되는 문제점이 있었다.Therefore, when collecting information by considering only valid point of time and delivering the collected information to the next function module, it is necessary to process the information having different time specifications. Therefore, there is a problem that different function modules become complicated or multiple same controllers are required. there was.

이에따라 본 고안은 버스상태 분석기의 버스정합부에서 버스상의 정보를 동일한 시점에 유효하도록하여 기능 제어부의 구성이 간단해지도록한 동기식 병렬전송 방법을 이용한 버스 정합부를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a bus matching unit using a synchronous parallel transmission method in which the bus matching unit of the bus state analyzer makes information on the bus valid at the same time, thereby simplifying the configuration of the function control unit.

이하첨부 도면에 의거 본 고안을 상세히 기술하여 보면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 고안의 구성을 나타낸 것으로, 데이타 전송버스로 부터의 신호선은 데이타 전송버스의 주기에 맞는 클럭(CLK1)이 클럭단으로 인가되는 제1버퍼(1)의 입력단(D)에 입력되도록 하면서 중재버스로부터의 신호선은 중재버스의 주기에 맞는 클럭(CLK2)이 클럭단으로 인가되는 제2버퍼(2)의 입력단(D)에 인가되도록하고, 제1 및 제2버퍼(1)(2)의 출력단(Q)에 입력단(D)이 각각 연결된 제3래치(3) 및 제4래치(4)의 클럭단에는 동일한 주기의 클럭(CLK3)이 동시에 인가되도록 한 것이다.FIG. 1 shows the structure of the present invention, and the signal line from the data transmission bus is inputted to the input terminal D of the first buffer 1 to which the clock CLK1 corresponding to the period of the data transmission bus is applied to the clock terminal. While the signal line from the arbitration bus causes the clock CLK2 corresponding to the period of the arbitration bus to be applied to the input terminal D of the second buffer 2 applied to the clock stage, and the first and second buffers 1 and 2 (2). The clock CLK3 of the same period is simultaneously applied to the clock terminals of the third latch 3 and the fourth latch 4 having the input terminal D connected to the output terminal Q of the same.

그러므로 2단버터의 제1단버퍼인 제1및 제2버퍼(1)(2)는 각기 다른 신호그룹(일 예를들어 데이타 전송버스와 중재버스)의 유효한 시점(t1)(t2)인 클럭(CLK1)(CLK2)의 상승에지에 각각 정보를 수집하여 동기식 병렬 전송규격을 만족시킨다.Therefore, the first and second buffers (1) and (2), which are the first stage buffers of the two stage buffers, are clocks that are valid time points t1 (t2) of different signal groups (for example, a data transmission bus and an arbitration bus). Information is collected on each of the rising edges of CLK1 and CLK2 to satisfy the synchronous parallel transmission standard.

이때 수집된 정보 즉 제1및 제2버퍼(1)(2)로부터의 신호들의 출력파형은 각기 제2도(a), (b)에 도시된 것과 같다.At this time, the information collected, that is, the output waveforms of the signals from the first and second buffers 1 and 2 are as shown in FIGS. 2A and 2B, respectively.

일단 버스상의 유효한 시점에 수집된 버스정보들은 버스상태 분석기의 정보처리를 용이하도록 하나의 시간규격으로 동기화 시키기 위해 수집된 정보들은 모든 정보들이 클럭(CLK3)에 의해 동시에 유효한 시점(t3)에서 제2단 버퍼인 제3및 제4버퍼(3)(4)로 수집을 수행하여 모든 버스정보들의 동기화를 이루도록 한 것이다.Once the bus information collected at a valid time on the bus is synchronized to a single time specification to facilitate the processing of the bus state analyzer, the collected information is stored at a second time at a time t3 where all the information is valid at the same time by the clock CLK3. However, the third and fourth buffers 3 and 4, which are buffers, are collected to synchronize all bus information.

한편, 인터럽트 버스는 데이타 전송버스와는 달리 중재기능과 정보전송기능을 함께 갖추고 여러개의 단위버스 주기를 이용하여 프레임 단위로 정보를 전송한다.On the other hand, the interrupt bus, unlike the data transfer bus, has an arbitration function and an information transfer function, and transmits information in units of frames using a plurality of unit bus cycles.

그러므로 인터럽트 버스는 프레임의 형태를 인식하여 각 프레임에 맞는 정보 수집방법을 선택할 수 있는 특별한 버스정합부 로직이 필요하게 된다.Therefore, the interrupt bus needs special bus matching logic to recognize the frame type and select the information collection method for each frame.

일 예로 제3도의 (a)에 도시한 것과 같이 중재주기 후에 전송페이스 0로부터 전송페이즈 3의 일정메시지 프레임이 전송되는 직접인터럽트 전송형태와 (b)에 도시한 것과 같이 요청기 중재주기후에 전송페이즈 0에서 전송형태와 전송을 받을 응답기 모듈 혹은 그룹의 주소를 전송한 다음, 응답기 모듈들간의 중재를 위한 응답기 중재주기를 3개 단위전송주기 동안 마치고, 일정 메시지 프레임을 전달하는 중재 인터럽트 전송형태등이 혼용되어 전송될 수 있다.For example, a direct interrupt transmission type in which a certain message frame of transmission phase 3 is transmitted from transmission phase 0 after an arbitration period as shown in (a) of FIG. 3 and a transmission phase after a requestor arbitration period as shown in (b). At 0, the mode of transmission and the address of the responder module or group to be transmitted are transmitted, and then the intermediary interrupt transmission type that transmits a certain message frame after completing the responder arbitration period for arbitration between the responder modules for 3 unit transmission periods. It can be mixed and transmitted.

이대 버스상태 분석기의 버스정합부는 각 전송 형태를 중재 주기에서 미리 인지하여 각 전송 프레임의 각 전성 페이즈에서 정보의 유용한 시점을 분별하여 정부 저장부 혹은 기타기능 모듈에 전달하여야 한다.The bus matching section of the EIS bus condition analyzer should recognize each transmission type in advance in the arbitration cycle, identify the useful point of information in each phase of each transmission frame, and deliver it to the government storage or other functional modules.

즉 인터럽트 버스정합부는 제4도에 도시한 것과 같이 메시지 프레임의 끝 검출기(11), 전송형태 검출기(12), 전송메시지 프레임 상태 제어부(13), 및 전송상태 판단부(14)들로 이루어진 메시지 전송형태 번역기(10)와, 중재주기 정보 수집부(21), 정보전송 주기정보 수집부(22), 8비트의 2입력 멀티플렉서(23)와 정보정렬 버퍼(24)로 이루어진 버스정보 수집부(20)들로 구성한다.That is, the interrupt bus matching unit includes a message composed of an end detector 11, a transmission type detector 12, a transmission message frame state control unit 13, and a transmission state determination unit 14 at the end of the message frame as shown in FIG. A bus information collecting unit comprising a transmission type translator 10, an arbitration period information collecting unit 21, an information transmitting period information collecting unit 22, an 8-bit 2-input multiplexer 23, and an information sorting buffer 24 ( 20) consists of.

그러므로 상기와 같은 인터럽트 버스 정합부의 동작은 메시지의 끝검출기(11)에 의해 메시지의 마지막 단위 전송주기를 인지한 전송메시지 프레임 상태 제어부(13)는 전송 상태를 중재주기로 설정한 다음 전송형태를 계속검사하다가 전송이 시작됨을 인지하면 각 전송형태에 해당하는 메시지 전송프레임의 단위 버스 주기가 중재주기인지 혹은 정보전송주기인지를 전송상태 판단부(14)에서 판단하도록하여 중개 주기정보수집부(21)와, 정보전송주기 정보수집부(22)의 출력과 연결된 멀티플렉서(23)의 한 입력을 선택하고, 선택된 정보를 버스상태 분석기 내부에서 처리할 수 있도록 정보정렬 버퍼(24)에서 재정렬 되도록 함으로써 다른버스 정보들과 동기되도록 한다.Therefore, in the operation of the interrupt bus matching unit as described above, the transmission message frame state control unit 13, which recognizes the last unit transmission period of the message by the end detector 11 of the message, sets the transmission state as the arbitration period and then continuously checks the transmission type. When it is recognized that the transmission starts, the transmission state determination unit 14 determines whether the unit bus period of the message transmission frame corresponding to each transmission mode is an arbitration period or an information transmission period. Selects one input of the multiplexer 23 connected to the output of the information transmission period information collection unit 22 and realigns the information in the information alignment buffer 24 so that the selected information can be processed inside the bus state analyzer. Be motivated with them.

인터럽트 버스정합부의 버스 정보 수집부(20)에서는 중재주기에서 전송형태에 무관하게 중재주기와 정보전송 주기의 유효한 시점에 각기 정보를 수집하여 메시지 전송 형태 번역기(10)의 결과에 따라 선택적으로 2단버터의 제1단 버퍼의 정보정렬 버퍼(24)로 입력되도록 한 것이다.The bus information collecting unit 20 of the interrupt bus matching unit collects information at the valid time of the arbitration period and the information transmission period irrespective of the transmission type in the arbitration period, and selectively selects two stages according to the result of the message transmission type translator 10. The data is inputted into the information alignment buffer 24 of the first stage buffer of the butter.

따라서 본 고안의 버스 정합부에 의하여서는 2단버퍼로 구성하여 각각의 유효한 시점에서 정보를 수집하는 제1단 버퍼들의 출력을 다시 제2단 버퍼에서 동일한 유효한 시점에서 검출하도록 함으로써 기능제어부의 구성이 간단해지도록 한 것이다.Therefore, the bus matching unit of the present invention is configured as a two-stage buffer to detect the output of the first stage buffers that collect information at each valid time point again at the same valid time point in the second stage buffer. It is intended to be simple.

Claims (1)

각각 유효한 시점이 다른 여러버스로부터의 정보를 수집하는 버스정합부에 있어서, 각각의 주기에 맞는 클럭(CLK1), (CLK2)에 의해 각기 유효한 시점에서 정보를 수집하는 제1단 버퍼(1)(2)와, 상기 제1단 버퍼(1)(2)로 부터의 출력을 동일주기의 클럭(CLK3)에 의해 유효한 시점에서 정보를 수집하는 제2단버퍼(3),(4)들로 구성됨을 특징으로하는 동기식 병렬전용 방법을 이용한 버스정합부.In a bus matching section for collecting information from several buses having different valid points in time, the first stage buffer 1 (1) for collecting information at valid points in time by the clocks CLK1 and CLK2 for each period ( 2) and second stage buffers 3 and 4 which collect information at the time point at which the output from the first stage buffer 1 and 2 is valid by the clock CLK3 of the same period. Bus matching unit using a synchronous parallel dedicated method characterized in that.