KR920006850B1 - 반도체기판에 불순물농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법. - Google Patents

반도체기판에 불순물농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법. Download PDF

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Abstract

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Description

반도체기판에 불순물농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법
제1도는 반도체기판에 대해 수직방향의 불순물(dopant)농도 분포를 나타낸 개략도.
제2도는 종래 제조방법의 일련의 제조단계를 순차적으로 나타낸 횡단면도.
제3도는 본 발명에 의한 제1실시예의 일련의 제조단계를 순차적으로 나타낸 횡단면도.
제4도는 본 발명에 의한 제2실시예의 일련의 제조단계를 순차적으로 나타낸 횡단면도.
본 발명은 대규모 집적회로(LSI)와 같은, 고밀도집적에 적합한 미세구조를 갖는 반도체 장치의 제조방법에 관한 것이다. 구체적으로는, 상기 장치의 해당 반도체기판에 하나의 두께가 얇고 불순물 농도가 높은 영역을 형성시키는 방법에 관한 것이다.
최근, 기판의 불순물(도우판트) 농도의 증가와 더불어 수반되는 계수인자 1/k에 의한 장치의 물리적칫수의 감소를 가능케하는 공지된 계수이론에 기초하여, LSI와 같은 반도체 장치의 소형화가 추진되고 있다. 결과적으로, 이러한 기술분야에서는, 그 해당 접촉단자에 대해 낮은 확산저항과 낮은 접촉저항을 얻기 위하여 불순물 농도가 높고 얇은 확산층을 형성하기 위한 개선된 제조방법의 개발이 요구되어 왔다.
보다 구체적인 설명에 앞서, 이온주입법에 대해 약술한다. 고체층내로 주입되는 가속화된 이온이 층내의 핵 및 전자와의 충돌로 인해 그 에너지가 유실될 것이다. 이온이 이동하는 전체거리를 범위라 하고, 이온의 입사방향에서 이 거리의 투입을 투입범위라 하면, 이 투입범위는 상기 가속화에너지 및 주입층 재료의 핵과 전자와의 충돌상태에 따라 가변적이다. 통상, 이 투입 범위분포는, 이론적으로는 예를들면, 1968년 3월 Proceeding of the IEEE Vol.3에 발표된, J,F.기븐스에 의한 "반도체내로의 이온주입-1부"라는 제목의 논문에 나타난 것처럼, 단 결정구조내에서 가우스분포로 표현된다.
실험적으로는, 주입된 불순물의 투입범위분포가 피크(peak)화된 농도분포 곡선으로 나타났음이 밝혀졌다. 명백하게, 주입된 불순물의 투입범위분포는 불순물 농도의 분포와 일치한다. 제1a도는 기판표면에 수직입사된 불순물로 주입된 단결정규소기판에 대한 불순물 농도분포를 나타내는 도표로서, Xa 깊이에서 피크점 Pa를 갖는 도표 A이다. 불순물농도는 종축에, 표면의 깊이는 횡축에 나타나 있다. 가속화 에너지를 조정하므로써 피크점 Pa를 선택적으로 변화시킬 수 있다.
상기 이온 주입에 관하여, "채널효과"로 알려진 효과가 있다. 단결정체내의 투입범위분포는 동일 주입조건의 무정형체의 것과는 상당히 다르다. 그 이유는 입사이온 빔이 저지수의 결정방향으로 정렬될때 나타나는 개방방향을 따라 입사이온이 관통할 수 있는 가능성 때문이다. 단결정체내로 주입된 이온은 무정형체에서의 경우보다 쉽게 관통되며, 결정체내로 더 깊숙이 뻗어나간다. 그러므로, 제1a도의 도표 A에서, 피크점 Pa뒤에 연장된 후미가 나타나며, 이것은 단결정규소기판으로의 직접적인 이온주입은 얇고 불순물농도가 높은 확산층을 형성하기에 부적합함을 시사한다.
종래의 방법에서는, 반도체기판에 얇은 확산층을 형성시키기 위하여 고체-고체 열확산 기술이 이용되었다. 이 방법에서는, 불순물 운반층이 관련 MOS FET의 확산영역(불순물영역)에 해당되는 기판의 표면위에 형성된다. 이층은 예를들면, 불순물을 내포하는 다결정규소층(이후, 폴리실리콘층이라 한다)이다. 상기 불순물은 이온주입법으로 상기 폴리실리콘층에 주입된다. 이후, 상기 기판을 급속열담금질(RTA)하여 폴리규소층의 불순물이 폴리실리콘층과 기판사이의 계면을 통하여 기판으로 열확산되게 한다.
제1b도는 폴리실리콘층과 불순물이 주입되는 단결정규소기판으로 구성되는 상기의 구조에 대한 불순물 농도의 분포를 나타내는 개략도이다. 도표 B는 피크점 Pb가 상기 폴리실리콘층 깊이의 중간점 Xb에 거의 근접시킬 정도의 가속화에너지로 불순물이 주입될시의 불순물 농도 분포를 나타내며, 도표 C는 피크점 Pc가 계면 F에 상당히 인접된 깊이 Xc로 이동시킬 정도의 가속화 에너지로 불순물이 주입될때의 경우를 나타낸다. 따라서, 도표 C의 계면 F에서의 불순물농도는 도표 B의 경우에서보다 훨씬 높다. 불순물을 양호한 저온에서 하부에 적층된 규소기판으로 확산시켜 기판내에 두께가 얇고 불순물 농도가 높은 확산층을 형성시키기 위해서는, 상기 계면 F에서의 폴리실리콘 확산층의 불순물 농도가 가능한한 높은것이 바람직하다. 따라서, 불순물의 농도분포의 피크점은 가능한한 계면에 가깝게 위치되는 것이 바람직하다.
즉, 곡선 C는 곡선 D보다 더 바람직하다. 그러나, 상기 폴리실리콘층으로 일단 침투하여 단결정규소기판에 주입된 불순물이온이 제1b도에 명확하게 나타난 것처럼, 채널효과에 의해 더욱 깊이 뻗어나가서 기판내에 바람직하지 못한 깊이의 불순물 영역을 형성하게 되므로, 상기분포의 피크점 P의 깊이 X가 제한된다.
따라서, 깊이를 감소시키면서 불순물농도를 높이는 것은 서로 상충되므로, 이것이 본 발명의 해결과제이다.
제2a도-제2c도는 얇은 소오스층과 드레인층(확산층)과 이들 영역에 접속된 낮은 접촉저항을 갖는 접촉층을 포함하는 금속산화물 전계효과 트랜지스터(MOS FET)의 종래 제조방법의 일예를 나타낸다. 그 제조단계를 제2a도-제2c도를 참조로하여 단계적으로 간략히 설명한다.
제2a도; 예를들면 붕소(B)로 피복되어 있고, 실리콘기판(1)의 표면을 노출시키는 창(window)(8)을 갖는 P형 실리콘기판(1)상에, 종래의 실리콘의 국부산화(Local Oxidation of Silicon; LOCOS)법으로 전계절연막(2)을 선택적으로 형성한다. 상기 창(8)을 확산영역에 맞게 선택적으로 형성하며, 막(2)을 형성한 후 게이트전극(4)을 게이트절연막(3)을 통해 상기 실리콘기판(1)상에 형성한다. 이후, 상기 게이트전극(4)의 주변을 절연막(5)으로 피복한다. 상기 절연막(5)과 전계절연막(2)은 모두 이산화규소(SiO2)로 만든 것이다.
제2b도; 계속해서, 화학증기증착(Chemical Vapor Deposition; CVD)법으로, 상기 기판(1)의 표면 전면에 폴리실리콘층(6)을 형성하고, 기판(1)의 표면에 인(P)이온을 하향 주입하여 폴리실리콘층(6)을 n-형으로 도프(dope)한다. 이온들은 이 폴리실리콘층(6)내에 확산되며 이온의 일부는 이 폴리실리콘층(6)을 통과하여 기판의 상부로 주입된다.
제2c도; 이후, 사진석판술을 사용하여 상기 도프된 폴리실리콘층(6)이 최소한 창(8) 위에서, 즉 소정의 소오스-드레인 영역위에서 선택적으로 잔류되도록 상기 폴리실리콘층(6)을 패턴한다. 이후, 기판(1)을 열처리하여 인(P)이온을 활성화시켜, 이 인(P)이온들을 상기 도프된 폴리실리콘층(6)으로부터 P형 실리콘 기판(1)으로 확산시켜 두께가 얇은 n형의 소오스 및 드레인 영역이 폴리실리콘층(6)밑의 기판(1)내에 형성되도록 한다. 폴리실리콘층(6)과 기판(1)의 깊이 방향으로의 불순물농도분포가 제1b도에 나타나 있다. 전술한 채녈효과 때문에 확산층의 두께를 감소시키는 것이 어렵다.
본 발명의 한 목적은 서브미크론(sub-micron)정도의 물리적 칫수를 갖는 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또 한 목적은 저감된 깊이와 높은 불순물농도 및 확산 도전성을 갖는 불순물 확산층을 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 저감된 깊이, 높은 불순물농도, 높은 확산도전성 및 연관된 접촉단자에 대해 상당히 낮은 접촉저항을 갖는 불순물 확산층을 갖는 MOS FET의 제조방법을 제공하는데 있다.
본 발명의 또 하나의 목적은 주입된 불순물 이온이 단결정반도체기판에 깊이 뻗어나가는 성향에 의한 채널효과에 의해 얇은 확산층의 실현이 방해되는 종래 기술의 결함을 제거하는데 있다.
상기의 목적들의 성취를 위해, 본 발명에서는 예를들어 실리콘 또는 게르마늄이온을 기판의 상층표면 밑부분에 주입하므로써, 무정형 실리콘층 부분을 단결정 실리콘기판내에 형성하고, 폴리실리콘층 또는 도프된 금속실리사이드층을 상기 무정형 실리콘층 부분위에 형성하는 방법을 제공한다. 불순물 이온을 주입하여 상기 폴리실리콘층을 도프한다. 이때 불순물이온이 하부에 적층된 단결정실리콘 구조내로 주입되지 않도록 한다. 그러므로써 불순물이온이 바람직하지 못한 채널효과로부터 벗어난다. 이후, 기판을 급속열담금질한다. 결과적으로, 상기 도프된 폴리실리콘층 또는 도프된 금속실리사이드층에 함유된 불순물이 상기 무정형 실리콘층내로 열확산됨과 동시에 무정형실리콘층이 열처리에 의해 단결정 실리콘층으로 변환된다. 물론, 이와 동시에, 불순물들은 활성화되어, 연관된 전계절연막 및 게이트 절연막을 관통하여 기판내로 확산되지 못한다.
상기 폴리실리콘층과 기판간의 계면근처의 불순물농도가 높게 유지되기 때문에, 이 두 층간의 접촉저항이 상당히 낮다. 상기 무정형 실리콘층의 불순물 이온은 대부분이 그 자리에서 활성화되며, 열처리에 의해 하부에 적층된 실리콘기판으로 더이상 깊이 침투하지 않는다. 따라서 확산층의 깊이는 기판의 무정형층 부분내의 범위로 거의 제한된다. 결과적으로, 두께가 얇고 불순물농도가 높은 층이 형성된다.
또한 상기 무정형 실리콘층의 재결정이 용이하고, 이 무정형 실리콘층내의 불순물 이온의 활성화율이 높기 때문에, 관련된 열처리 온도를 바람직하게 낮은 온도로 택할 수가 있어서 제조상 여러가지 이점이 있다.
본 발명의 특징 및 장점들은 첨부도면을 참조로한 하기의 설명과 청구범위에서 명백히 이해될 수 있다. 첨부도면에서 동일 참조번호는 동일부분을 나타낸다.
본 발명을, 도면들을 참조하여 하기에 상세히 설명한다.
제3a도-제3d도는 본 발명에 의한 제1실시예의 일련의 제조단계를 나타낸 횡단면도이다.
제3a도를 참조하면 농도가 1015/㎤인 붕소(B)로 도프된, P형 단결정 실리콘기판(1)을 제조한다. 이 실리콘 기판(1)상에 창(8)을 갖는 전계절연막(2)을 통상 방법을 써서 기판 표면위에 형성한다. 이후, 실리콘디옥사이드(SiO2)로된 절연막(5)으로 둘러싸여 있으며, 게이트절연막(3)을 통하여 상기 창을 통해 노출된 기판(1)의 표면에 게이트전극(4)을 형성한다. 그 형성방법은 기존의 것을 사용한다.
그 다음 제3b도에서 기판(1)의 노출 표면밑의 층부분을, 실리콘(Si)이온을 기판(1)의 노출표면으로 하향 주입시키므로써 무정형화한다. 예를들어 가속화에너지가 40Kev, 주입량이 4×1015/㎠인 조건하에서 절연막(5)으로 피복된 부분을 제외하고 창(8)을 통해 주입하여 무정형 실리콘층(10)을 기판(1)의 표면밑에 거의 300-1000Å의 두께로 형성한다.
그 다음 제3c도에서, 거의 2000Å 두께의 폴리실리콘층(6)을 통상의 CVD법으로 기판(1)의 전표면에 피착시킨후, 농도가 1020/㎤인 불순물로써 n형으로 도프된 상기 폴리실리콘층(6)에 인(P)이온을 주입시킨다. 이 주입조건은 가속화에너지 70Kev, 주입량 4×1015/㎠이었다.
그 다음 제3d도에서 상기 폴리실리콘층(6)을, 그의 도프된 폴리실리콘층(6)이 소정의 소오스 및 드레인 영역, 즉 상기 창(8)위에 선택적으로 잔류되도록, 통상의 사진석판술로 패턴한다.
이후, 기판(1)을 통상의 급속열담금질(RTA)법으로 처리하고 100℃에서 10초간 가열한다. 그러므로써, 상기 주입된 인(P)이온이 활성화되고, 상기 폴리실리콘층(6)으로부터 하부에 적층된 무정형실리콘층(10)으로 확산되며, 이 실리콘층(10)은 재결정됨과 동시에 단결정 규소층으로 변환된다. 결과적으로, n형 소오스 및 드레인 영역(17)이 형성된다. 이 소오스 및 드레인 영역(17)은 높은 불순물농도를 갖는 얇은 확산층들이다. 이 영역들의 두께는 거의 600Å이며, 계면근처의 불순물 농도는 거의 1020/㎤이다.
상기에 설명한 제1실시예에서, 상기 도프된 폴리실리콘층은, 폴리실리콘층(6)에 해당 불순물을 주입하므로써 형성된다.
상기 불순물의 농도분포는 제1c도의 도표 D로 표시된다. 불순물 이온주입의 가속화 에너지는, 피크점 Pd가 계면(F)에 상당히 근접되도록 상기 폴리실리콘층(6)의 두께를 고려하여 선택한다. 주입된 불순물이온의 일부는 상기 무정형층(10)내로 자연스럽게 주입되고 상기층(10)의 무정형구조 때문에, 더욱 깊숙이 뻗어나가지 못한다. 그러므로써, 하부에 적층된 단결정 실리콘기판(1)으로의 이온의 주입이 방지되어 이온들이 채널효과로부터 벗어난다.
제1c도에 나타난 바와같이, 상기 불순물 농도 도표(D)가 무정형층(10)내에서 급강하한다. 결과적으로, 순차적 RTA에 의해 형성된 확산영역(17)의 두께는 무정형층(10)의 두께 범위내로 거의 축소 한정되며, 그의 불순물 농도는, 상기 영역(17)내의 불순물이 상기 도프된 폴리실리콘층(6)으로부터 열확산에 의해 공급되어, 폴리실리콘층에 함유된 불순물 이온이 상기 무정형층부분(10)에 함유된 불순물이온에 첨가되기 때문에, 바람직하게 높다. 이에 부가적으로, 두 층간의 계면 근방의 불순물농도가 높기 때문에 상기 폴리실리콘층(6)과 상기 확산층(17)간의 접촉저항이 상당히 낮다.
또한, 상기 무정형 실리콘층(10)의 재결정이 용이하고, 이 무정형 실리콘층(10)의 불순물이온의 활성화율이 높기 때문에, 연관된 열처리온도가 바람직한 정도로 낮춰질 수 있어서, 제조상 여러가지 잇점이 있다.
상기의 도프된 다결정실리콘층(6)은 바람직한 전기도전율을 갖으므로 각 확산영역(17)에 대한 접촉단자로서 기능한다. 이 전기도전율은 상기 폴리실리콘층(6)을 실리사이드층으로 변환시키므로써 증대될 수 있다. 그 방법은 차후에 설명한다.
제2실시예를, 일련의 제조단계를 나타내는 제4a도-제4e도의 횡단면도를 참조하여 설명한다.
제4a도에서 제1실시예와 유사한 방법으로, 창(8)을 갖는 전계절연막을 농도가 1015/㎤인 붕소(B)로 도프된 P형 실리콘기판(1) 표면에 통상적 방법으로 형성한다. 이후, 절연막(5)으로 둘러싸여 있으며, 창(8)을 통해 노출된 기판의 표면상의, 게이트절연막(3)을 통해서 게이트전극(4)을 형성한다.
그 다음 제4b도에서 두께가 거의 300-1000Å인 무정형 실리콘층부분(10)을 실리콘(Si)이온을 하향 주입하므로써 상기 기판(1)의 노출 표면위에 형성한다. 예를들면, 가속화에너지 40Kev, 주입량 4×1015㎠의 조건으로 이온을 주입한다. 그 다음 제4c도에서 두께가 거의 2000Å인 폴리실리콘층(6)을, 기판(1)의 표면 전면위에 통상의 CVD법으로 형성한 후, 인(P)이온을 주입하여 폴리실리콘층(6)을 불순물이온을 주입하여 폴리실리콘층(6)을 불순물농도가 1020/㎤인 n형으로 도프한다. 그 주입조건은 가속화에너지가 70Kev, 주입량이 4×1015/㎠이다.
그 다음 제4d도에서 통상적인 사진석판술을 써서, 상기 도프된 폴리실리콘층(6)이 최소한 소정의 소오스-드레인 영역, 즉 확산영역위에 선택적으로 잔류되도록 상기 폴리실리콘층(6)을 패턴한다. 이어서, 통상적 스퍼터링법으로 티타늄(Ti)막(11)을 그 위에 형성한다.
그 다음, 제4e도에서 온도상승능력이 거의 분당 650℃인 할로겐램프를 사용하여 급속열처리(RTA)시키면, 폴리실리콘층(6)과 티타늄(Ti)막(11)이 그 위에 형성되며 서로 화학적으로 반응하여 티타늄실리사이드층(12)이 형성된다.
한편, 전계절연 옥사이드막(2)위에 형성된 티타늄(Ti)막(11)은 서로 반응하지 않는다. 잔류된 티타늄(Ti)막(11)은 산을 사용하는 통상적 화학식각법으로 선택적으로 제거된다. 제거후, 상기 기판을 750℃에서 30초동안 가열한다.
상기 도프된 인(P)이온이 상기 폴리실리콘층(6)으로부터 하부에 적층된 무정형 실리콘층부분(10)으로 확산됨과 동시에, 이 실리콘층(10)이 재결정되고 단결정실리콘층으로 변환되며, 동시에 상기 인(P)이온이 활성화된다. 결과적으로, 두께가 거의 600Å정도로 저감되고 재결정된 층부분(10)의 불순물 농도가 거의 1020/㎤인 n형 소오스 및 드레인영역(17)이 형성된다.
상기에 설명된 제2실시예에서, 티타늄 실리사이드막(12)과 확산영역(소오스 및 드레인영역(17))의 형성은 동시에 이루어진다. 반면, 또 다른 방법에서는, 실리사이드층을 CVD법으로 먼저 형성한후, 인(P)이온을 이 실리사이드층으로 주입시켜 실리사이드층을 도프한다. 이후, 인(P)이온을 무정형 실리콘층(10)으로 확산시킨다. 또한, 티타늄실리사이드층외에, 백금실리사이드층, 코발트실리사이드층, 텅스텐실리사이드층, 몰리브덴실리사이드층, 하프늄실리사이드층, 바나듐실리사이드층 및 지르코늄실리사이드층등이 금속실리사이드층으로서 사용 가능하다. 불순물질로서는, 인(P)외에도, 비소(As)를 쓸수 있으며, P형 불순물로서는 붕소(B) 및 2불화붕소(BF2)를 사용할 수 있다.
제1및 제2실시예 두 경우 모두에서는, 기판(1)의 표면에 이온을 주입하여 무정형 실리콘층부분을 형성하지만 무정형 실리콘층은, 전계 절연막(2) 형성전후에, 기판의 표면에 CVD법으로 형성할 수도 있으며 또한, 제3c도 또는 제4c도에 나타난 순차적 불순물이온 주입이전에 상기 폴리실리콘층(6)을 어느정도 미리 도프할 수도 있다. 폴리실리콘층(6)의 예비 도핑(doping)은 차후의 이온주입의 도핑량을 감소시키는데 유리하다.
상기에 설명된 본 발명에 의한 제조방법으로써, MOS 트랜지스터의 구조를 소형화 하는 것이 가능하고, 트랜지스터의 단락 채널효과가 감소되며 그 결과, 트랜지스터의 기능과 신뢰성이 상당히 향상된다.
본 발명은 또한 그의 에미터(emitter)접점을 축소시키므로써 바이폴라 트랜지스터를 개선하는데도 적용할 수 있다. 또한, 상기의 설명에서는, 도프된 실리콘기판 또는 실리콘층을 언급하였지만, 본 발명은 갈륨-비소(GaAs) 트랜지스터등의 여타 반도체장치 제조에도 유용하다.
상기의 설명으로부터, MOS FET와 같은 반도체장치의 제조에 있어서, 해당 불순물 영역의 접촉저항과 확산저항을 감소시킬 수 있고, 구체적으로는 불순물 영역의 두께등의 물리적치수를 바람직하게 감소시킬 수 있음을 명백히 알 수 있다. 결론적으로, 본 발명은 연관된 트랜지스터의 소형화와 그 기능향상에 효과적으로 기여할 수 있다.

Claims (6)

  1. (a) 반도체기판의 표면에 무정형 반도체층 부분을 형성시키는 단계와, (b) 상기 무정형 반도체층 부분상에 불순물을 함유하는 반도체층을 형성시키는 단계와, (c) 상기 반도체 기판에 형성되는 소정의 확산영역위에 상기 반도체층이 선택적으로 잔류되도록 상기 반도체층을 패턴하는 단계와, (d) 상기 반도체기판을 가열하여 상기 패턴된 반도체층에 함유된 상기 불순물을 상기 무정형 실리콘층으로 열확산시킴과 동시에 상기 무정형 반도체층을 재결정하고 또한 이 재결정된 반도체층의 상기 불순물질을 활성화시키므로써 상기 반도체기판내에 상기 확산영역을 형성시키는 단계를 포함하는 것을 특징으로 하는, 반도체기판에 불순물 농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법.
  2. 제1항에서, 상기 반도체가 실리콘이고, 상기 확산영역이 금속절연막-실리콘(MIS) 전계효과 트랜지스터(FET)의 소오스영역 및 드레인 영역인 것이 특징인, 반도체기판에 불순물농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법.
  3. 제2항에서, 상기 단계(a)에서 상기 무정형 실리콘층은 실리콘 이온을 상기 실리콘기판내로 주입시키므로써 형성되는 것이 특징인, 반도체기판에 불순물농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체 장치의 제조방법.
  4. 제2항에서, 불순물 함유 실리콘층 형성단계(c)는 상기 무정형 실리콘층상에 실리콘층을 형성시키는 단계와, 상기 실리콘층에 불순물을 주입시키는 단계를 포함하는 것이 특징인, 반도체기판에 불순물 농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법.
  5. (a) 실리콘 기판의 표면에 무정형 실리콘층을 형성시키는 단계와, (b) 상기 무정형 실리콘층위에 불순물로 도프된 실리콘층을 형성시키는 단계와, (c) 상기 도프된 실리콘층을 상기 무정형 실리콘층에 잔류되도록 패턴하는 단계와, (d) 상기 도프된 실리콘층상을 금속막으로 피복하는 단계와, (e) 상기 패턴된 다결정 규소층을 가열하므로써 상기 다결정 실리콘층과 상기 금속막을 화학반응시켜 상기 다결정층상에 상기 금속의 금속실리사이드층을 형성시키고, 상기 패턴된 다결정층에 함유된 상기 불순물을 상기 무정형 실리콘층내로 열확산시킴과 동시에, 상기 무정형 실리콘층을 재결정하고, 이 재결정된 실리콘층의 상기 불순물을 활성화시켜 상기 확산영역을 형성시키는 단계를 포함하는 것이 특징인, 반도체기판에 불순물 농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법.
  6. 제5항에서, 상기 금속이 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 코발트(Co), 하프늄(Hf), 바나듐(Va) 및 지르코늄(Zr)등으로 이루어지는 그룹에서 선택된 금속인 것이 특징인, 반도체기판에 불순물 농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체 장치의 제조방법.
KR1019890013897A 1988-09-28 1989-09-27 반도체기판에 불순물농도가 높고 두께가 저감된 불순물 영역을 갖는 반도체장치의 제조방법. KR920006850B1 (ko)

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