KR920001922B1 - 레벨 트랜스 레이터를 구비한 위상 동기 루프회로 - Google Patents

Abstract

내용 없음.

Description

레벨 트랜스 레이터를 구비한 위상 동기 루프회로

제1도는 종래의 차지펌프회로가 주파수 합성기에 내장된 우상동기루프 회로의 블록도.

제2도는 차지펌프회로가 주파수 합성기 외부에 설치된 위상동기루프 회로의 블록도.

제3도는 본 발명에 따른 위상동기루프 회로의 블록도.

제4도는 본 발명에 따른 위상동기루프 회로의 상세회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 전압제어발진기 2 : 분주기

3 : 주파수 합성기 4 : 위상검출기

5 : 차지펌프회로 6 : 로우패스필터

7 : 인터페이스 회로

본 발명은 위상동기루프(PLL : Phase-Locked-Loop)회로, 좀더 상세하게는 전압제어발진기(VCO : Voltage Controlled Oscillator)의 C/N 비(Carrier To Noise Ratio)를 개선하기 위하여 주파수 합성기와 차지펌프회로 사이에 인터페이스 회로, 즉 레벨 트랜스레이터(level translator)를 설치한 위상동기루프 회로에 관한 것이다.

주파수 변조 방식을 이용하는 시스템에 있어서는 시스템의 중요한 구성요소로서 PLL회로를 구비하며, 양호한 품질을 가진 제품을 설계하기 위하여 VCO의 C/N비와 같은 RF 특성을 향상시킬 필요가 있다. VCO의 RF 특성을 개선하기 위하여 다이나믹 레인지를 크게 하는 것이 요구된다. 그러나 종래의 주파수 합성기의 다이나믹 레인지를 가지고는 VCO 의 C/N 비와 같은 RF 특성을 맞출수가 없었다. 따라서 이를 개선하기 위하여 종래에는 주파수 합성기와 VCO 사이에 차지펌프회로를 설치하여 다이나믹 레이지를 개선하고 있었다.

제1 및 제2도를 참고하여 종래의 PLL회로를 설명한다. 제1도의 PLL회로는 제어전압에 따라 발진주파수가 제어되는 전압제어발진기(VCO : 1), VCO(1)의 발진주파수를 분주하는 분주기(2), 분주기(2)로 부터 분주된 발진주파수, 즉 비교 주파수(fv)와 이를 기준주파수(fR)와의 위상차를 검출하기 위한 위상검출기(4a)를 내장하고 있는 주파수 합성기(3), 및 주파수 합성기(3)의 출력을 공급받아 고조파를 제거하여 VCO(1)의 발진출력을 제어하기 위한 제어전압을 공급하는 로우패스필터(LPF : 6)로 구성되며, 주파수 합성기(3)의 위상검출기(4a)와 로우패스필터(6) 사이에 차지펌프회로(5a)를 주파수 합성기(3)에 내장시켰다.

제2도는 PLL회로는 차지펌프회로(5b)를 주파수 합성기(3)의 외부, 즉 주파수 합성기(3)의 위상검출기(4b)와 로우패스필터(6)사이에 설치한 것을 제외하고 제1도의 회로구성과 동일하다. 제2도의 회로에서는 외부 차지펌프회로(5b)를 설치하여 주파수 합성기(3)의 다이나믹 레인지로서는 VCO(1)의 RF 특성을 맞출 수 없는 경우 다이나믹 레인지를 크게하기 위하여 사용되었다. 이때 위상검출기(4B) 출력의 최대인가 전압은 주파수 합성기(3)에 사용되는 전원(보통 +5V)보다 3V정도 높은 경우가 대부분이기 때문에 더 큰 다이나믹 레인지가 요구되는 차지펌프회로(5b)를 사용하고자 할 경우(이것은 보다 높은 Vcc전원의 사용을 의미함)에는 위상 비교기(4b)의 출력과 차지펌프회로(5b) 사이에 레벨을 변환시켜주는 인터페이스 회로가 필요하게 된다.

본 발명의 목적은 이러한 필요에 따라 위상검출기의 출력과 차지펌프회로의 입력사이에 인터페이스 회로를 구비하여 VCO의 C/N비를 개선한 PLL 회로를 제공하는 데 있다. 따라서 본 발명은 상기 목적을 달성하기 위하여 제어전압에 따라 발진주파수가 변동하는 전압제어발진기와, 상기 전압제어발진기의 출력을 분주하는 분주기와, 상기 분주기의 분주된 주파수와 기준 주파수와의 위상차를 검출하기 위한 위상검출기를 구비한 주파수 합성기, 및 상기 위상검출기의 출력에 따라 다이나믹 레인지가 큰 전압제어발진기용 제어출력을 방생하기 위한 차지펌프회로로 구성되는 위상동기루프 회로에 있어서, 상기 위상검출기와 상기 차지펌프회로사이에 삽입되어, 상기 위상검출기의 출력레벨가 상기 차지펌프회로 입력레벨 사이의 레벨을 매칭시키기 위한 인터페이스 회로를 부가하여 위상동기로프 뢰로를 구성한다.

제3도는 및 제4도를 참고하여 본 발명에 따른 PLL회로를 설명한다. 제3도는 본 발명에 따른 PLL 회로의 블록도로서 인터페이스 회로(7)가 주파수 합성기(3)의 위상검출기(4b)와 차지펌프회로(5b) 사이에 부가되어 있다.

제4도는 제3도 PLL회로의 상세회로도이다. 제4도에 있어서 인터페이스 회로(7)가 위상검출기(4b)와 차지펌프회로(5b) 사이에 부가된 것을 제외하고 제2도의 회로와 동일하므로 이에 대한 상세한 설명은 생략한다.

인터페이스 회로(7)는 에미터가 위상검출기(4b)의 출력(OR)에 접속되고, 콜렉터가 저항(R3)을 통하여 차지펌프회로(5b)의 1 입력에 접속되며, 베이스에는 저항(R1)과 스피드 업 콘덴서(C1)의 병렬 접속회로를 통해 +5V 전원이 연결된 트랜지스터(Q1)와, 베이스가 위상검출기(4b)의 다른 출력(OV)에 저항 (R2)과 스피드 업 콘덴서(C2)의 병렬 접속회로를 통하여 접속되고 콜렉터가 차지펌프회로(5b)의 다른 입력에 접속되며 에미터가 접지된 트랜지스터(Q2)로 구성된다.

한편 차지펌프회로(5b)는 인터페이스 회로(7)의 제1출력인 트랜지스터(Q1)의 콜렉터에 베이스가 접속되고, 저항 (R5)을 통하여 전원(Vcc : +5V이상)에 에미터가 접속되며, 저항(R9)과 콘덴서 (C4) 의 직렬회로를 통해 접지에 콜렉터가 접속된 트랜지스터(Q3)와 인터페이스 회로(7)의 제2출력인 트랜지스터(Q2)의 콜렉터에 베이스가 접속되며, 저항(R8)을 통해 접지에 에미터가 접속되고, 콜렉터가 트랜지스터(Q3)의 콜렉터와 공통 접속된 트랜지스터(Q4)로 구성되어 있다. 그리고 트랜지스터(Q3)와 트랜지스터(Q4)의 베이스에는 각각 저항(R4)과 저항(R6와 R7)이 바이어스 회로를 구성하기 위하여 삽입되어 있다. 차지펌프회로(5b)의 출력은 트랜지스터(Q3)과 트랜지스터(Q4)의 공통 접속 콜렉터와 저항(R9)과 콘덴서(C4)의 직렬 접속회로 사이의 접속접에서 도출되며, 이는 로우패스필터(6)에 입력된다.

인터페이스 회로(7)가 부가된 PLL 회로의 동작설명은 다음과 같다. 차지펌프회로(5b)는 VOC(1)의 제어전압을 얻기 위하여 출력측에 접지에 연결된 콘덴서(C4)를 충전하거나 콘덴서(C4)에 충전된 전하를 트랜지스터(Q4)를 통하여 방전한다. 차지펌프회로(5b)를 제어하는 펄스는 위상검출기(4b)의

R,

V출력이다. 위상검출기(4b)의 양입력(fv와 fR)이 동상일때, 출력

R과

V는 하이레벨이 된다. 만약 기준주파수(fR)가 비교주파수(fv)보다 크면, 즉 fR의 위상이 fv보다 앞선 경우

R의 출력은 로우 레벨이 되고,

V의 출력은 하이레벨이 된다. 만약 fv의 위상이 fR보다 앞선 경우, 출력은 반대가 된다.

기준 주파수(fR)의 위상이 비교주파수(fv)보다 앞선경우

R출력은 로우레벨이 되고, 이 출력에 의해인터페이스 회로(7)의 트랜지스터(Q1)는 턴온되며, 따라서 차지펌프회로의 트랜지스터(Q3)도 턴온된다. 한편

V출력은 하이레벨로 되어 이에 의해 인터페이스 회로(7)의 트랜지스터(Q2)도 턴온되며, 따라서 차지충전회로(5b)의 트랜지스터(Q4)의 베이스는 로우 레벨로 떨어지고 그 결과 트랜지스터(Q4)는 턴오프가 된다. 그러므로 전원(Vcc)으로 부터 저항(R5), 트랜지스터(Q3) 저항(R9)을 통하여 콘덴서(C4)가 충전된다.

한편 반대로 비교 주파수(fv)의 위상이 기준 주파수(fR)의 보다 앞선 경우

V출력이 로우 레벨로 되며, 이에 의해 인터페이스 회로(7)의 트랜지스터(Q2)가 턴오프되고, 따라서 차지펌프회로(5b)의 트랜지스터(Q4)는 턴온된다. 그 결과 콘덴서(C4)에 충전된 전하가 저항(R9), 트랜지스터(Q4) 및 저향 (R8)을 통하여 방전된다.

이상과 같이 본원 발명에 있어서는 위상검출기(4b)의 출력과 차지펌프회로(5b) 사이에 인터페이스 회로(7)를 추가하여, 다이나믹 레인지가 큰 차지펌프회로(5b)를 채택할 때 인터페이스가 용이해지며, 이에 의해 전압제어발진기의 제특성(예를 들면 C/N비)을 개선시킬 수 있다.

또한 본 발명의 인터페이스 회로(7)는 위상검출기 출력과 차지펌프회로 입력사이의 레벨을 변화시켜 주는 레벨 트랜스레이터로서 뿐만 아니라 차지펌프회로의 고전압이 주파수 합성기의 출력으로 흘러들어가는 커런트 싱킴(current Sinking) 현상을 방지해주는 프로텍터로서도 역할을 한다.

Claims (4)

1. 제어전압에 따라 발진주파수가 변동하는 전압제어발진기(1); 상기 전압제어발진기(1)의 출력을 분주하는 분주기(2); 상기 분주기의 분주된 주파수(fv)와 기준 주파수(fR)의 위상차를 검출하기 위한 위상검출기(4b)를 구비한 주파수 합성기(3) ; 및 상기 위상검출기(4b)의 출력을 따라 다이나믹 레인지가 큰 전압제어발진기용 제어출력을 발생하기 위한 차지펌프회로(5b)로 구성되는 위상동기루프 회로에 있어서, 상기 위상검출기(b) 와 상기 차지펌프회로(5b) 사이에 삽입되어, 상기 위상검출기의 출력 레벨과 상기 차지펌프회로 입력 레벨 사이의 레벨을 매칭시키기 위한 인터페이스 회로(7)를 더 부가하여, 구성함을 특징으로 하는 위상동기루프 회로.
2. 제1항에 있어서, 상기 인터페이스 회로(7)는 에미터가 상기 위상검출기(4b)의 일출력에 접속되고, 콜렉터가 상기 차지펌프회로(5b)의 일입력에 접속되며, 베이스에 제1전원이 접속된 제1트랜지스터(Q1)와 베이스가 상기 위상검출기(4b)의 다른 출력에 접속되고, 콜렉터가 상기 차지펌프회로(5b)의 다른 입력에 접속되며, 에미터가 접지되는 제2트랜지스터(Q2)로 구성되는 것을 특징으로하는 위상동기루프 회로.
3. 제2항에 있어서, 상기 인텨페이스회로(7)는 상기 위상검출기가 위상차를 검출한 경우 상기 차지펌프회로(5b)의 출력을 변화시키고, 상기 위상검출기(4b)의 위상차가 검출되지 않는 경우 상기 차지펌프회로(5b)의 출력을 유지시키도록 동작하는 것을 특징으로 하는 위상동기루프 회로.
4. 제1항 내지 3항중 한 항에 있어서, 상기 차지펌프회로(5b)는 베이스가 상기 인터페이스 회로(7)의 제1출력인 제1트랜지스터(Q1)의 콜렉터에 접속되고, 에미터가 저항을 통하여 제1전원보다 높은 제2전원(Vcc)에 접속된 제3트랜지스터(Q3), 베이스가 상기 인터페이스 회로(7)의 제2출력인 제2트랜지스터(Q2)의 콜렉터에 접속되고, 에미터가 저항을 통해 접지되며, 콜렉터가 상기 제3트랜지스터(Q3)의 콜렉터와 공통 접속된 제4트랜지스터(Q4), 및 상기 제3트랜지스터(Q3)와 제4트랜지스터(Q4)의 공통 콜렉터 접속점과 접지 사이에 연결된 저항(R9)과 콘덴서(C4)의 직렬 접속회로로 구성되며, 비교 주파수(fv)의 위상이 기준 주파수(fR)의 위상보다 빠른 경우 상기 차지펌프회로(5b)의 콘덴서에 충전된 전하가 방전되고 그 반대인 경우 상기 콘덴서(C4)에 전하가 충전되는 것을 특징으로 하는 위상동기루프 회로.

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