JPH02290332A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH02290332A JPH02290332A JP2032687A JP3268790A JPH02290332A JP H02290332 A JPH02290332 A JP H02290332A JP 2032687 A JP2032687 A JP 2032687A JP 3268790 A JP3268790 A JP 3268790A JP H02290332 A JPH02290332 A JP H02290332A
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- 230000010355 oscillation Effects 0.000 claims description 26
- 238000001514 detection method Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、位相ロックループ(P L L)回路に関す
る。
る。
(従来の技術)
一般に、PLL回路は、出力信号を発生する電圧制御発
振器(V C O)と、これの出力を所定の低周波数ま
で分周した信号と一定周波数の基準信号との位相差を検
出して位相差に応じた制御電圧をvCOに与える位相口
ツクルーブとを有する。
振器(V C O)と、これの出力を所定の低周波数ま
で分周した信号と一定周波数の基準信号との位相差を検
出して位相差に応じた制御電圧をvCOに与える位相口
ツクルーブとを有する。
すなわち、PLLループはvCOの出力を分周した信号
と基準信号との位相が一致する、位相ロック状態になる
までvCOの制御電圧を調整する。
と基準信号との位相が一致する、位相ロック状態になる
までvCOの制御電圧を調整する。
ここで、PLLルーブは位相差に応じた信号(電流)を
制御電圧に変えるためのループフィルタを有する。ルー
プフィルタは抵抗とコンデンサとからなり、上記両信号
の位相の遅れ・進みに応じてコンデンサに対して電荷の
充電、放電を行い、その両端間に生じる電位差を制御電
圧としてVCOに供給する。
制御電圧に変えるためのループフィルタを有する。ルー
プフィルタは抵抗とコンデンサとからなり、上記両信号
の位相の遅れ・進みに応じてコンデンサに対して電荷の
充電、放電を行い、その両端間に生じる電位差を制御電
圧としてVCOに供給する。
ここで、位相ロック状態になると、位相比較器の出力、
すなわちループフィルタの入力端子は高インピーダンス
状態になり、何も接続されていないのと同じ状態となる
。そのため、ロック状態になったとき、VCO以外の部
分へ電力を与える電源をオフしても、vCOの制御電圧
は変化せず、その出力信号の周波数も変動しなく、位相
ロック状態を保つことができる。このような駆動は、い
わゆる間欠PLL駆動と呼ばれ、電源の節約を行ないた
い場合によく行なわれている。
すなわちループフィルタの入力端子は高インピーダンス
状態になり、何も接続されていないのと同じ状態となる
。そのため、ロック状態になったとき、VCO以外の部
分へ電力を与える電源をオフしても、vCOの制御電圧
は変化せず、その出力信号の周波数も変動しなく、位相
ロック状態を保つことができる。このような駆動は、い
わゆる間欠PLL駆動と呼ばれ、電源の節約を行ないた
い場合によく行なわれている。
しかしながら、コンデンサには実際にはリーク電流が存
在するので、間欠PLL駆動を行ないVCO以外の部分
の電源をオフすると、コンデンサの両端間の電位差が徐
々に減少し、vCOから出力される信号の周波数が徐々
に変動してしまう。
在するので、間欠PLL駆動を行ないVCO以外の部分
の電源をオフすると、コンデンサの両端間の電位差が徐
々に減少し、vCOから出力される信号の周波数が徐々
に変動してしまう。
(発明が解決しようとする課題)
このように従来のPLL回路では、ループフィルタのコ
ンデンサの両端間の電位差が直接的にvCOの周波数を
変えるようにしていたので、位相ロック状態において、
節電のためにvCO以外の回路の電源をオフしたとき、
コンデンサのリーク電流によりコンデンサの両端間の電
位差が減少し、間欠PLL駆動では長時間にわたって安
定的に所定周波数の出力信号を得るようにはできないと
いう問題点があった。
ンデンサの両端間の電位差が直接的にvCOの周波数を
変えるようにしていたので、位相ロック状態において、
節電のためにvCO以外の回路の電源をオフしたとき、
コンデンサのリーク電流によりコンデンサの両端間の電
位差が減少し、間欠PLL駆動では長時間にわたって安
定的に所定周波数の出力信号を得るようにはできないと
いう問題点があった。
この発明の目的は、位相ロック状態において電圧制御発
振器以外の回路の電源をオフするという間欠PLL動作
を行なっても、安定的に所定周波数の出力信号を長時間
にわたって得ることのできる位相ロックループ回路を提
供することである。
振器以外の回路の電源をオフするという間欠PLL動作
を行なっても、安定的に所定周波数の出力信号を長時間
にわたって得ることのできる位相ロックループ回路を提
供することである。
[発明の構成]
(課題を解決するための手段)
この発明による位相ロックループ回路は、第1の制御電
圧入力端子とこれよりも高感度の第2の制御電圧入力端
子とを有する電圧制御発振器と、電圧制御発振器の出力
信号を所定比で分周して得られた信号と基準信号との位
相差を検出する位相検出器と、位相検出器の出力に応じ
た制御電圧を電圧制御発振器の第1の制御電圧端子に供
給する第1の位相ロック化回路と、位相検出器の出力に
応じた制御電圧を電圧制御発振器の第2の制御電圧端子
に供給する第2の位相ロック化回路とを具備する。
圧入力端子とこれよりも高感度の第2の制御電圧入力端
子とを有する電圧制御発振器と、電圧制御発振器の出力
信号を所定比で分周して得られた信号と基準信号との位
相差を検出する位相検出器と、位相検出器の出力に応じ
た制御電圧を電圧制御発振器の第1の制御電圧端子に供
給する第1の位相ロック化回路と、位相検出器の出力に
応じた制御電圧を電圧制御発振器の第2の制御電圧端子
に供給する第2の位相ロック化回路とを具備する。
(作 用)
この発明によれば、電圧制御発振器としては第1の制御
電圧入力端子とこれよりも高感度の第2の制御電圧入力
端子とを有する電圧制御発振器を用い、第1、第2の制
御電圧入力端子にそれぞれ第1、第2の位相ロック化回
路の出力を接続することにより、位相ロック状態になり
、電圧制御発振器以外の回路の電源を遮断するという間
欠PLL動作を行なう場合、第1の制御電圧はリーク電
流により変動しても、第2の制御電圧を保持しておけば
、安定的に所定周波数の出力信号を長時間にわたって得
ることのできる。
電圧入力端子とこれよりも高感度の第2の制御電圧入力
端子とを有する電圧制御発振器を用い、第1、第2の制
御電圧入力端子にそれぞれ第1、第2の位相ロック化回
路の出力を接続することにより、位相ロック状態になり
、電圧制御発振器以外の回路の電源を遮断するという間
欠PLL動作を行なう場合、第1の制御電圧はリーク電
流により変動しても、第2の制御電圧を保持しておけば
、安定的に所定周波数の出力信号を長時間にわたって得
ることのできる。
(実施例)
以下図面を参照してこの発明による位相ロックループ(
P L L)回路の実施例を説明する。第1図は第1実
施例の構成を示すブロック図である。
P L L)回路の実施例を説明する。第1図は第1実
施例の構成を示すブロック図である。
クロック発生器12から出力される一定周波数のクロッ
ク信号が位相検出器14の第1人力端子に供給される。
ク信号が位相検出器14の第1人力端子に供給される。
PLL回路の出力となる電圧制御発振器(VCO)18
の出力信号が分周器20を介して位相検出器14の第2
人力端子に供給される。
の出力信号が分周器20を介して位相検出器14の第2
人力端子に供給される。
クロック発生器12の周波数、および分周器20の分周
比は、このPLL回路が位相ロック状態にある時にVC
018から所望の周波数の信号が出力されるような値に
設定される。位相検出器14は両入力信号のどちらが位
相が進んでいるか、あるいは遅れているかを検出し、検
出信号をループフィルタ16に供給する。
比は、このPLL回路が位相ロック状態にある時にVC
018から所望の周波数の信号が出力されるような値に
設定される。位相検出器14は両入力信号のどちらが位
相が進んでいるか、あるいは遅れているかを検出し、検
出信号をループフィルタ16に供給する。
ループフィルタ16は位相検出器14の出力により変化
する電圧を発生し、その出力電圧をVC018の第1制
御電圧端子に供給するとともに、位相ロック化回路22
にも供給する。位相ロック化回路22はループフィルタ
16の出力電圧に応じた電圧を発生し、その出力電圧を
VCO]8の第2制御電圧端子に供給する。VC018
の発振周波数は第1制御電圧、第2制御電圧のいずれに
よっても可変されるが、その感度、すなわち制御電圧の
変化に対する出力周波数の変化の割合は第2制御電圧の
方が高い。逆に言うと、出力周波数は第1制御電圧が変
化した時に比べて第2制御電圧が変化した時の方が速く
変化する。
する電圧を発生し、その出力電圧をVC018の第1制
御電圧端子に供給するとともに、位相ロック化回路22
にも供給する。位相ロック化回路22はループフィルタ
16の出力電圧に応じた電圧を発生し、その出力電圧を
VCO]8の第2制御電圧端子に供給する。VC018
の発振周波数は第1制御電圧、第2制御電圧のいずれに
よっても可変されるが、その感度、すなわち制御電圧の
変化に対する出力周波数の変化の割合は第2制御電圧の
方が高い。逆に言うと、出力周波数は第1制御電圧が変
化した時に比べて第2制御電圧が変化した時の方が速く
変化する。
位相ロック化回路22には、このPLL回路が位相ロッ
ク状態であるか否かを検出する位相口・ソク検出器24
も接続される。位相ロック検出器24は位相ロック状態
を検出すると、電源Vi遮断回路26に検出信号を供給
し、遮断回路26はこの検出信号に応答して電源Viを
遮断する。電源Viはクロツク発生器12、位相険出器
14の一部、位相ロック化回路22の一部、位相ロック
検出器24、分周器20に接続され、間欠PLL駆動の
ためにロック後は遮断されるべき電源である。なお、V
CO18、位相検出器14及び位相ロツク化回路22の
残りの部分には電源Vcが常に供給される。
ク状態であるか否かを検出する位相口・ソク検出器24
も接続される。位相ロック検出器24は位相ロック状態
を検出すると、電源Vi遮断回路26に検出信号を供給
し、遮断回路26はこの検出信号に応答して電源Viを
遮断する。電源Viはクロツク発生器12、位相険出器
14の一部、位相ロック化回路22の一部、位相ロック
検出器24、分周器20に接続され、間欠PLL駆動の
ためにロック後は遮断されるべき電源である。なお、V
CO18、位相検出器14及び位相ロツク化回路22の
残りの部分には電源Vcが常に供給される。
以下、第1実施例の各部を説明する。位相検出器14の
詳細を第2図に示す。クロック発生器12の出力パルス
がD型フリップフロップ32のクロック端子に入力され
る。分周器20の出力パルスがD型フリップフロツブ3
4のクロック端子に入力される。両フリップフロップ3
2、34のD入力端子は電[Viに接続される。そのた
め、フリップフロップ32、34はクロック端子が“1
″レベルになる毎にセットされ、Q出力が“1″レベル
になる。フリップフロップ32のQ出力がトライステー
トバッファ36を介して出力される。なお、両フリップ
フロップ32、34のQ出力がナンドゲート38、ノア
ゲート40に入力される。ナンドゲート38の出力がフ
リップフロップ32、34のリセット端子(ローアクテ
ィブ端子)Rに入力される。そのため、フリップフロッ
プ32、34は両Q出力が“1″レベルの場合のみリセ
ットされる。ノアゲート40の出力がトライステートバ
ッファ36のイネーブル端子に入力される。そのため、
トライステートバッファ36は少なくともフリップフロ
ップ32、34のQ出力の一方が“1″レベルの場合は
イネーブル状態となり、フリップフロップ32のQ出力
がそのままループフィルタ16に供給され、それ以外の
場合、すなわち、ともに“02レベルの場合は出力端子
はハイインピーダンス状態となる。なおトライステート
バッファ36はtM R V cに接続され、ナンドゲ
ート38、ノアゲー}40は電源Viに接続される。
詳細を第2図に示す。クロック発生器12の出力パルス
がD型フリップフロップ32のクロック端子に入力され
る。分周器20の出力パルスがD型フリップフロツブ3
4のクロック端子に入力される。両フリップフロップ3
2、34のD入力端子は電[Viに接続される。そのた
め、フリップフロップ32、34はクロック端子が“1
″レベルになる毎にセットされ、Q出力が“1″レベル
になる。フリップフロップ32のQ出力がトライステー
トバッファ36を介して出力される。なお、両フリップ
フロップ32、34のQ出力がナンドゲート38、ノア
ゲート40に入力される。ナンドゲート38の出力がフ
リップフロップ32、34のリセット端子(ローアクテ
ィブ端子)Rに入力される。そのため、フリップフロッ
プ32、34は両Q出力が“1″レベルの場合のみリセ
ットされる。ノアゲート40の出力がトライステートバ
ッファ36のイネーブル端子に入力される。そのため、
トライステートバッファ36は少なくともフリップフロ
ップ32、34のQ出力の一方が“1″レベルの場合は
イネーブル状態となり、フリップフロップ32のQ出力
がそのままループフィルタ16に供給され、それ以外の
場合、すなわち、ともに“02レベルの場合は出力端子
はハイインピーダンス状態となる。なおトライステート
バッファ36はtM R V cに接続され、ナンドゲ
ート38、ノアゲー}40は電源Viに接続される。
ループフィルタ16の詳細を第3図に示す。ループフィ
ルタ16は位相検出器14の出力端子をVC018の第
1制御電圧端子との間に接続される抵抗42と、第1制
御電圧端子と接地端子との間に接続される抵抗44、キ
ャパシタ46の直列回路とからなる。このため、VCO
1 8の第1制御電圧はキャパシタ46の端子電圧で
ある。
ルタ16は位相検出器14の出力端子をVC018の第
1制御電圧端子との間に接続される抵抗42と、第1制
御電圧端子と接地端子との間に接続される抵抗44、キ
ャパシタ46の直列回路とからなる。このため、VCO
1 8の第1制御電圧はキャパシタ46の端子電圧で
ある。
このように構成された位相検出器14においては、トラ
イステートバッファ36は両入力パルス信号の位相差に
応じた期間だけイネーブル状態となり、トライステート
バッフ736を介してループフィルタ16内のキャパシ
タ46がどちらの入力パルス信号の位相が進んでいるか
に応じて充電、または放電される。従って、VC018
の第1制御電圧端子に印加される制御電圧が可変される
。
イステートバッファ36は両入力パルス信号の位相差に
応じた期間だけイネーブル状態となり、トライステート
バッフ736を介してループフィルタ16内のキャパシ
タ46がどちらの入力パルス信号の位相が進んでいるか
に応じて充電、または放電される。従って、VC018
の第1制御電圧端子に印加される制御電圧が可変される
。
そして、VC01gの周波数が所望の周波数に近づき両
入力パルス信号の位相差がパルス信号の位相差が2π未
満になると、両フリップフロップ32、34はリセット
される。これにより、トライステートバッファ36の出
力はハイインピーダンス状態となり、ループフィルタ1
6内のキャパシタ46の端子電圧はその時の値に保持さ
れる。
入力パルス信号の位相差がパルス信号の位相差が2π未
満になると、両フリップフロップ32、34はリセット
される。これにより、トライステートバッファ36の出
力はハイインピーダンス状態となり、ループフィルタ1
6内のキャパシタ46の端子電圧はその時の値に保持さ
れる。
VC018(7)詳細を第4図に示す。vCO18は第
1、第2制御電圧端子のそれぞれに接続される並列接続
された第1、第2のLC回路を有する。
1、第2制御電圧端子のそれぞれに接続される並列接続
された第1、第2のLC回路を有する。
第1のLC回路はバラクタダイオード52、キャパシタ
56、コイル60からなり、第2のLC回路はバラクタ
ダイオード54、キャパシタ58、コイル60からなる
。第1、第2のLC回路の出力が発振用トランジスタ6
2のベースに接続される。トランジスタ62のコレクタ
は電源Vcに接続され、トランジスタ62のエミッタか
らvCO出力が取り出される。
56、コイル60からなり、第2のLC回路はバラクタ
ダイオード54、キャパシタ58、コイル60からなる
。第1、第2のLC回路の出力が発振用トランジスタ6
2のベースに接続される。トランジスタ62のコレクタ
は電源Vcに接続され、トランジスタ62のエミッタか
らvCO出力が取り出される。
このVC0 1 8においては、制御電圧端子に電圧が
印加されると、バラクタダイオードの容量がそれに応じ
て変化し、LC回路のLC定数が変化し、トランジスタ
62の発振周波数が変化する。
印加されると、バラクタダイオードの容量がそれに応じ
て変化し、LC回路のLC定数が変化し、トランジスタ
62の発振周波数が変化する。
ここで、キャパシタ58、56の容量C2,C2’はそ
れぞれ100 (pF).5 (pF)とする。
れぞれ100 (pF).5 (pF)とする。
バラクタダイオード52、54に同一の制御電圧を印加
し、それらの容mcV’ ,CVがともに5(pF)か
ら10(pF)に変化した場合のLC回路全体の容量は
次のように変化する。バラクタダイオード54、キャパ
シタ58を有する第2のLC回路の容量は から まで、すなわち、4.33 (pF)だけ変化する。
し、それらの容mcV’ ,CVがともに5(pF)か
ら10(pF)に変化した場合のLC回路全体の容量は
次のように変化する。バラクタダイオード54、キャパ
シタ58を有する第2のLC回路の容量は から まで、すなわち、4.33 (pF)だけ変化する。
一方、バラクタダイオード52、キャパシタ56を有す
る第1のLC回路の容量は7.26 (pF)から まで、すなわち、0.84 (pF)だけ変化する。
る第1のLC回路の容量は7.26 (pF)から まで、すなわち、0.84 (pF)だけ変化する。
従って、LC定数の変化の割合は、第2のLC回路の方
が第1のLC回路よりも大きい。そのため、同じ制御電
圧の変化量でも第2の制御電圧の方が発振周波数の変化
は大きく、高感度である。
が第1のLC回路よりも大きい。そのため、同じ制御電
圧の変化量でも第2の制御電圧の方が発振周波数の変化
は大きく、高感度である。
言い換えると、ループフィルタ16の出力が接続される
第1制御電圧端子の感度が低い。そのため、このPLL
回路が位相ロック状態になった後、VC018以外の部
分に接続されている電源Viを遮断し、VC018の発
振周波数をループフィルタ16のキャパシタ46の端子
間電圧により制御する間欠PLL駆動を行なう際、たと
えキャパシタ46のリーク電流が存在して端子間電圧が
減少しても、それによりVC018の発振周波数が変化
する度合は従来例に比べて低いので、位相ロック後、V
C018以外の部分に接続されている電源Viを長いこ
と遮断しておくことができ、間欠PLL駆動により電源
を節約することができる。
第1制御電圧端子の感度が低い。そのため、このPLL
回路が位相ロック状態になった後、VC018以外の部
分に接続されている電源Viを遮断し、VC018の発
振周波数をループフィルタ16のキャパシタ46の端子
間電圧により制御する間欠PLL駆動を行なう際、たと
えキャパシタ46のリーク電流が存在して端子間電圧が
減少しても、それによりVC018の発振周波数が変化
する度合は従来例に比べて低いので、位相ロック後、V
C018以外の部分に接続されている電源Viを長いこ
と遮断しておくことができ、間欠PLL駆動により電源
を節約することができる。
ただし、第1制御電圧によるVC01gの発振周波数の
調整は低速度であるので、これだけではこのPLL回路
を初期状態から位相ロック状態に変化させることは長時
間かかるので、この実施例では、位相ロック化回路22
により第2制御電圧をも調整して、VC018の発振周
波数を制御{,て、PLL回路を位相ロック状態にさせ
ている。
調整は低速度であるので、これだけではこのPLL回路
を初期状態から位相ロック状態に変化させることは長時
間かかるので、この実施例では、位相ロック化回路22
により第2制御電圧をも調整して、VC018の発振周
波数を制御{,て、PLL回路を位相ロック状態にさせ
ている。
位相ロック化回路22、ロック検出器24の詳細を第5
図に示す。
図に示す。
位相ロック化回路22に供給されたループフィルタ16
の出力電圧は比較器66で上記電源Vi電圧よりやや低
い基準電圧Vuと比較されるとともに、比較器68で0
レベルよりやや高い基準電圧Vdと比較される。比較器
66はループフィルタ16の出力電圧が基準電圧Vuよ
り高いときに“1”レベルの信号を出力する。比較器6
8はループフィルタ16の出力電圧が基準電圧Vdより
高いときに“1゜レベルの信号を出力する。比較器66
の出力がアップ/ダウンカウンタ70のアップカウント
端子に供給され、比較器68の出力はアップ/ダウンカ
ウンタ68のダウンカウント端子(ローアクティブ端子
)に供給される。カウンタ70はクロック発生器72の
出力する所定周波数のパルスをアップカウント、または
ダウンカウントする。クロツク発生器72は、クロツク
発生器12の出力パルスを分周する分周器で代用しても
よい。
の出力電圧は比較器66で上記電源Vi電圧よりやや低
い基準電圧Vuと比較されるとともに、比較器68で0
レベルよりやや高い基準電圧Vdと比較される。比較器
66はループフィルタ16の出力電圧が基準電圧Vuよ
り高いときに“1”レベルの信号を出力する。比較器6
8はループフィルタ16の出力電圧が基準電圧Vdより
高いときに“1゜レベルの信号を出力する。比較器66
の出力がアップ/ダウンカウンタ70のアップカウント
端子に供給され、比較器68の出力はアップ/ダウンカ
ウンタ68のダウンカウント端子(ローアクティブ端子
)に供給される。カウンタ70はクロック発生器72の
出力する所定周波数のパルスをアップカウント、または
ダウンカウントする。クロツク発生器72は、クロツク
発生器12の出力パルスを分周する分周器で代用しても
よい。
このように、比較器66、68はウィントコンバレー夕
を形成し、ループフィルタ16の出力電圧が基準電圧V
u,Vd間を外れた場合、カウンタ70のカウント値は
変化される。カウンタ70の出力がD/A変換器74を
介してVC018の第2制御電圧端子に供給される。こ
のため、VC018から出力させたい所望の周波数範囲
に対応させて基準電圧Vu,Vdを設定しておくと、ル
ープフィルタ16の出力信号が基準電圧Vu,Vd間の
範囲となるまで、カウンタ70によりクロック発生器7
2の出力がカウントされ、その結果、D/Am換器74
の出力電圧が変化し、VC018の出力信号の周波数が
高速に変動する。
を形成し、ループフィルタ16の出力電圧が基準電圧V
u,Vd間を外れた場合、カウンタ70のカウント値は
変化される。カウンタ70の出力がD/A変換器74を
介してVC018の第2制御電圧端子に供給される。こ
のため、VC018から出力させたい所望の周波数範囲
に対応させて基準電圧Vu,Vdを設定しておくと、ル
ープフィルタ16の出力信号が基準電圧Vu,Vd間の
範囲となるまで、カウンタ70によりクロック発生器7
2の出力がカウントされ、その結果、D/Am換器74
の出力電圧が変化し、VC018の出力信号の周波数が
高速に変動する。
そして、時間が経過し、VC018の出力周波数が所望
範囲内になると、カウンタ70はカウント動作を停止す
る。但し、この時はVCO18の出力周波数はまだある
一つの所望周波数には一致していない。この後、位相検
出器14の出力によりループフィルタ16のキャパシタ
46の端子電圧が変動し、VC018の出力周波数が微
調整され、所望の一つの周波数に一致する。なお、D/
A変換器74には電源Vcが接続され、カウンタ70、
クロック発生器72には電源Viが接続される。
範囲内になると、カウンタ70はカウント動作を停止す
る。但し、この時はVCO18の出力周波数はまだある
一つの所望周波数には一致していない。この後、位相検
出器14の出力によりループフィルタ16のキャパシタ
46の端子電圧が変動し、VC018の出力周波数が微
調整され、所望の一つの周波数に一致する。なお、D/
A変換器74には電源Vcが接続され、カウンタ70、
クロック発生器72には電源Viが接続される。
比較器66、68の出力が位相ロック検出器24にも供
給される。比較器66の出力はインバータ76を介して
アンドゲート78の第1人力端子に倶給され、比較器6
8の出力はそのままアンドゲート78の第2人力端子に
供給される。アンドゲート78の出力が分周器80のリ
セット端子に供給される。分周器80はクロツク発生器
82の出力する所定周波数のパルスを分周する。クロッ
ク発生器82も、クロック発生器12の出力パルスを分
周する分周器で代用してもよい。分周器80の出力がミ
ッシングパルス検出器84に供給される。
給される。比較器66の出力はインバータ76を介して
アンドゲート78の第1人力端子に倶給され、比較器6
8の出力はそのままアンドゲート78の第2人力端子に
供給される。アンドゲート78の出力が分周器80のリ
セット端子に供給される。分周器80はクロツク発生器
82の出力する所定周波数のパルスを分周する。クロッ
ク発生器82も、クロック発生器12の出力パルスを分
周する分周器で代用してもよい。分周器80の出力がミ
ッシングパルス検出器84に供給される。
このような位相ロック検出器24においては、ループフ
ィルタ16の出力電圧が基準電圧Vu,Vd間の範囲内
にある時は、分周器80はリセットされる。そのため、
VC018の出力周波数が所望範囲内に落ち着くと、分
周器80はリセットされ続け、ミッシングパルス検出器
84にはパルス信号が供給されなくなる。この状態が一
定時間以上続くと、ミッシングパルス検出器84はパル
スの消失を検出し、検出信号を電源Vi遮断回路26に
供給する。これにより、VC018の出力周波数が所望
範囲内になった後、ループフィルタ16による微調整に
よりVC018の発振周波数が所望周波数に一致すると
考えられる一定時間が経過すると、位相ロック検出器2
4は位相ロック状態を検出し、VC018、位相ロック
化回路22内のD/A変換器74以外の各部分へ接続さ
れている電源Viを遮断させ、いわゆる間欠PLL駆動
を行なわせる。
ィルタ16の出力電圧が基準電圧Vu,Vd間の範囲内
にある時は、分周器80はリセットされる。そのため、
VC018の出力周波数が所望範囲内に落ち着くと、分
周器80はリセットされ続け、ミッシングパルス検出器
84にはパルス信号が供給されなくなる。この状態が一
定時間以上続くと、ミッシングパルス検出器84はパル
スの消失を検出し、検出信号を電源Vi遮断回路26に
供給する。これにより、VC018の出力周波数が所望
範囲内になった後、ループフィルタ16による微調整に
よりVC018の発振周波数が所望周波数に一致すると
考えられる一定時間が経過すると、位相ロック検出器2
4は位相ロック状態を検出し、VC018、位相ロック
化回路22内のD/A変換器74以外の各部分へ接続さ
れている電源Viを遮断させ、いわゆる間欠PLL駆動
を行なわせる。
そのため、この後はカウンタ70のカウント値は変化せ
ずに、D/A変換器74の出力電圧、VC018の第2
制御電圧は一定値を保つ。前述したように、ループフィ
ルタ16の出力は低感度のVC018の第1制御電圧端
子に接続されているので、間欠PLL駆動中に、VC0
18の出力周波数はキャバンタ46のリーク電流の影響
を受けに<<、長時間にわたって安定的な所定周波数の
出力信号の送出を行ない得る。
ずに、D/A変換器74の出力電圧、VC018の第2
制御電圧は一定値を保つ。前述したように、ループフィ
ルタ16の出力は低感度のVC018の第1制御電圧端
子に接続されているので、間欠PLL駆動中に、VC0
18の出力周波数はキャバンタ46のリーク電流の影響
を受けに<<、長時間にわたって安定的な所定周波数の
出力信号の送出を行ない得る。
以上説明したように、第1実施例によれば、低感度(低
速度)の制御電圧端子と高感度(高速度)の制御電圧端
子とを有する電圧制御端子を用い、ループフィルタの出
力を低感度の制御電圧端子に接続し、高感度の制御電圧
端子にはループフィルタの出力が所定の周波数範囲に対
応する電圧範囲になるような制御電圧を発生する位相ロ
ック化回路を接続することにより、位相ロック後はvC
O以外の電源、及び位相ロック化回路の出力を保持する
部分の電源以外は遮断しても、vCOの出力周波数はル
ープフィルタのキャパシタのリーク電流の影響を受けに
<<、間欠PLL駆動しても長時間安定な発振周波数を
得ることができる。
速度)の制御電圧端子と高感度(高速度)の制御電圧端
子とを有する電圧制御端子を用い、ループフィルタの出
力を低感度の制御電圧端子に接続し、高感度の制御電圧
端子にはループフィルタの出力が所定の周波数範囲に対
応する電圧範囲になるような制御電圧を発生する位相ロ
ック化回路を接続することにより、位相ロック後はvC
O以外の電源、及び位相ロック化回路の出力を保持する
部分の電源以外は遮断しても、vCOの出力周波数はル
ープフィルタのキャパシタのリーク電流の影響を受けに
<<、間欠PLL駆動しても長時間安定な発振周波数を
得ることができる。
なお、D,/A変換器74に精度のよいもの、つまり入
力ビット数の多いものを用いると、ループフィルタ16
の出力が接続されているVC0 1 8の第1制御電圧
端子の感度を低下させることができ、さらにリーク電流
による発振周波数の変化の影響程度を下げることができ
る。
力ビット数の多いものを用いると、ループフィルタ16
の出力が接続されているVC0 1 8の第1制御電圧
端子の感度を低下させることができ、さらにリーク電流
による発振周波数の変化の影響程度を下げることができ
る。
第2実施例のブロック図を第6図に示す。第2実施例は
第1実施例とは位相ロック化回路が異なり、位相ロック
化回路102はループフィルタ16の出力信号を入力せ
ずに、位相比較器14の2人力信号、出力信号を入力し
、VC018の第2制御電圧を発生している。
第1実施例とは位相ロック化回路が異なり、位相ロック
化回路102はループフィルタ16の出力信号を入力せ
ずに、位相比較器14の2人力信号、出力信号を入力し
、VC018の第2制御電圧を発生している。
位相ロック化回路102、位相検出器14の詳細を第7
図に示す。位相検出器14は第2図に示し第1実施例の
場合と同一の構成要素からなり、両フリップフロップ3
2、34のQ出力が位相ロック化回路102に供給され
る。フリップフロップ32、34のQ田力がアンドゲー
ト104、106の第1人力端子にそれぞれ供給される
。クロック発生器12の出力、VC018の出力に接続
されている分周器20の出力がアンドゲート104、1
06の第2人力端子にそれぞれ供給される。アンドゲー
ト104、106の出力がカウンタ108のアップカウ
ント端子、ダウンカウント端子へ供給される。カウンタ
108はア・ノブカウント端子、またはダウンカウント
端子へのノ{ルス入力の立ち上がりを検出して、カウン
ト値を増減する。
図に示す。位相検出器14は第2図に示し第1実施例の
場合と同一の構成要素からなり、両フリップフロップ3
2、34のQ出力が位相ロック化回路102に供給され
る。フリップフロップ32、34のQ田力がアンドゲー
ト104、106の第1人力端子にそれぞれ供給される
。クロック発生器12の出力、VC018の出力に接続
されている分周器20の出力がアンドゲート104、1
06の第2人力端子にそれぞれ供給される。アンドゲー
ト104、106の出力がカウンタ108のアップカウ
ント端子、ダウンカウント端子へ供給される。カウンタ
108はア・ノブカウント端子、またはダウンカウント
端子へのノ{ルス入力の立ち上がりを検出して、カウン
ト値を増減する。
クロツク発生器12の出力と分周器20の出力との位相
差が2πDad)以上の場合は、フリ・ソブフロップ3
2、34のいずれか一方がセットされ続ける。このため
、クロック発生器12の出力の方が位相が進んでいる場
合は、アンドゲート104の出力は常に“H”レベルと
なりアンドゲート106の出力は常に“L”レベルとな
り、逆に分周器20の出力の方が進んでいる場合は、ア
ンドゲート106の出力が常に“H″レベルとなりアン
ドゲート104の出力が常に“L”レベルとなる。カウ
ンタ108はアンドゲート104、106のいずれの出
力が″H″レベルであるかに応じて、アップカウント、
またはダウンカウント動作をし、VC018の第2制御
電圧を可変し、VC018の周波数を調整する。そして
、クロツク発生器12の出力と分周器20の出力との位
相差が2π未満になると、アンドゲート104、106
の出力はいずれも常に“02レベルとなる。
差が2πDad)以上の場合は、フリ・ソブフロップ3
2、34のいずれか一方がセットされ続ける。このため
、クロック発生器12の出力の方が位相が進んでいる場
合は、アンドゲート104の出力は常に“H”レベルと
なりアンドゲート106の出力は常に“L”レベルとな
り、逆に分周器20の出力の方が進んでいる場合は、ア
ンドゲート106の出力が常に“H″レベルとなりアン
ドゲート104の出力が常に“L”レベルとなる。カウ
ンタ108はアンドゲート104、106のいずれの出
力が″H″レベルであるかに応じて、アップカウント、
またはダウンカウント動作をし、VC018の第2制御
電圧を可変し、VC018の周波数を調整する。そして
、クロツク発生器12の出力と分周器20の出力との位
相差が2π未満になると、アンドゲート104、106
の出力はいずれも常に“02レベルとなる。
そのため、位相差が2π未満になると、D/A変換器1
12の出力はその前の値を保ち、vCO18の発振周波
数の調整はもっぱらループフィルタ16のキャパシタ4
6の端子電圧により行なわれる。位相ロック後の動作は
第1実施例と同様である。
12の出力はその前の値を保ち、vCO18の発振周波
数の調整はもっぱらループフィルタ16のキャパシタ4
6の端子電圧により行なわれる。位相ロック後の動作は
第1実施例と同様である。
このように第2実施例によれば、vCO18の出力と基
準クロックとの位相差に応じてカウンタ108のカウン
ト値が変化し、これにより、VC018の第2制御電圧
が調整され、vC018の出力周波数が所定範囲内にな
る。その後、第1実施例と同様に、VC018の出力周
波数がループフィルタ16内のキャパシタ46によりh
+望周波数に一致すると、電源Viが遮断され、間欠P
LL駆動が行なわれる。その後、リーク電流によりキャ
パシタ46の端子電圧が変化しても、VC018の出力
周波数の変動は小さく抑えることができる。また、第2
実施例によれば、位相ロック化回路102はコンバレー
夕を用いていないので、IC化することができる利点が
ある。
準クロックとの位相差に応じてカウンタ108のカウン
ト値が変化し、これにより、VC018の第2制御電圧
が調整され、vC018の出力周波数が所定範囲内にな
る。その後、第1実施例と同様に、VC018の出力周
波数がループフィルタ16内のキャパシタ46によりh
+望周波数に一致すると、電源Viが遮断され、間欠P
LL駆動が行なわれる。その後、リーク電流によりキャ
パシタ46の端子電圧が変化しても、VC018の出力
周波数の変動は小さく抑えることができる。また、第2
実施例によれば、位相ロック化回路102はコンバレー
夕を用いていないので、IC化することができる利点が
ある。
この発明は上述した実施例に限定されず、種々変形可能
である。上述した各部の詳細は一例であり、同一の機能
を達成するものであれば、他の構成のものを使用しても
よい。
である。上述した各部の詳細は一例であり、同一の機能
を達成するものであれば、他の構成のものを使用しても
よい。
[発明の効果]
以上説明したように、この発明によれば、電圧制御発振
器としては第1の制御電圧入力端子とこれよりも高感度
の第2の制御電圧入力端子とを有する電圧制御発振器を
用い、さらに、電圧制御発振器の出力信号を所定比で分
周して得られた信号と基準信号との位相差を検出する位
相検出器と、位相検出器の出力に応じた制御電圧を電圧
制御発振器の第1の制御電圧端子に供給するループフィ
ルタと、位相検出器の出力に応じた制御電圧を電圧制御
発振器の第2の制御電圧端子に供給する位相ロック化回
路とを具備することにより、位相ロック状態になると、
電圧制御発振器以外の回路の電源を遮断するという間欠
PLL動作を行なっても、安定的に所定周波数の出力信
号を長時間にわたって得ることのできる位相ロックルー
プ回路が提供される。
器としては第1の制御電圧入力端子とこれよりも高感度
の第2の制御電圧入力端子とを有する電圧制御発振器を
用い、さらに、電圧制御発振器の出力信号を所定比で分
周して得られた信号と基準信号との位相差を検出する位
相検出器と、位相検出器の出力に応じた制御電圧を電圧
制御発振器の第1の制御電圧端子に供給するループフィ
ルタと、位相検出器の出力に応じた制御電圧を電圧制御
発振器の第2の制御電圧端子に供給する位相ロック化回
路とを具備することにより、位相ロック状態になると、
電圧制御発振器以外の回路の電源を遮断するという間欠
PLL動作を行なっても、安定的に所定周波数の出力信
号を長時間にわたって得ることのできる位相ロックルー
プ回路が提供される。
【図面の簡単な説明】
第1図はこの発明による位相ロツクループ回路の第1実
施例のブロック図、第2図は第1実施例の位相検出器の
詳細なブロック図、第3図は第1実施例のループフィル
タの詳細なブロック図、第4図は第1実施例の電圧制御
発振器の詳細なブロック図、第5図は第1実施例の位相
ロック化回路、位相ロック検出器の詳細なブロック図、
第6図はこの発明による位相ロックループ回路の第2実
施例のブロック図、第7図は第2実施例の位相検出器、
位相ロック化回路の詳細なブロック図である。 12・・・クロック発生器、14・・・位相検出器、1
6・・・ループフィルタ、18・・・VCO、20・・
・分周器、22・・・位相ロック化回路、24・・・位
相ロック検出器、26・・電源Vi遮断回路。 出願人代理人 弁理士 鈴江武彦 第 図
施例のブロック図、第2図は第1実施例の位相検出器の
詳細なブロック図、第3図は第1実施例のループフィル
タの詳細なブロック図、第4図は第1実施例の電圧制御
発振器の詳細なブロック図、第5図は第1実施例の位相
ロック化回路、位相ロック検出器の詳細なブロック図、
第6図はこの発明による位相ロックループ回路の第2実
施例のブロック図、第7図は第2実施例の位相検出器、
位相ロック化回路の詳細なブロック図である。 12・・・クロック発生器、14・・・位相検出器、1
6・・・ループフィルタ、18・・・VCO、20・・
・分周器、22・・・位相ロック化回路、24・・・位
相ロック検出器、26・・電源Vi遮断回路。 出願人代理人 弁理士 鈴江武彦 第 図
Claims (3)
- (1)第1制御電圧端子とこれよりも高感度の第2制御
電圧端子とを有する電圧制御発振手段と、前記電圧制御
発振手段の出力信号を所定比で分周して得られた信号と
基準信号との位相差を検出する手段と、前記位相差検出
手段の出力に応じた制御電圧を前記電圧制御発振手段の
第1制御電圧端子に供給する第1位相ロック化手段と、
前記第1位相ロック化手段の出力に応じた制御電圧を前
記電圧制御発振手段の第2制御電圧端子に供給する第2
位相ロック化手段とを具備する位相ロックループ回路。 - (2)第1制御電圧端子とこれよりも高感度の第2制御
電圧端子とを有する電圧制御発振手段と、前記電圧制御
発振手段の出力信号を所定比で分周して得られた信号と
基準信号との位相を検出する手段と、前記位相差検出手
段の出力に応じた制御電圧を前記電圧制御発振手段の第
1制御電圧端子に供給する第1位相ロック化手段と、前
記位相差検出手段の出力に応じた制御電圧を前記電圧制
御発振手段の第2制御電圧端子に供給する第2位相ロッ
ク化手段とを具備する位相ロックループ回路。 - (3)第1制御電圧端子とこれよりも高感度の第2制御
電圧端子とを有する電圧制御発振手段と、前記電圧制御
発振手段の出力信号を所定比で分周して得られた信号と
基準信号との位相を検出する手段と、前記位相差検出手
段の出力に応じた制御電圧を前記電圧制御発振手段の第
1制御電圧端子に供給する第1位相ロック化手段と、前
記電圧制御発振手段の出力信号の周波数に応じた制御電
圧を前記電圧制御発振器の第2制御電圧端子に供給する
第2位相ロック化手段と、前記電圧制御発振手段がロッ
ク状態であるか否かを検出し、ロック状態の場合、少な
くとも前記電圧制御発振手段の電源は除いて、それ以外
の電源をオフする手段とを具備する位相ロックループ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2032687A JPH02290332A (ja) | 1989-02-17 | 1990-02-14 | 位相ロックループ回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3796889 | 1989-02-17 | ||
JP1-37968 | 1989-02-17 | ||
JP2032687A JPH02290332A (ja) | 1989-02-17 | 1990-02-14 | 位相ロックループ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02290332A true JPH02290332A (ja) | 1990-11-30 |
Family
ID=26371269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2032687A Pending JPH02290332A (ja) | 1989-02-17 | 1990-02-14 | 位相ロックループ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02290332A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100370243B1 (ko) * | 2001-02-14 | 2003-02-05 | 삼성전자 주식회사 | 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법 |
JPWO2005088832A1 (ja) * | 2004-03-16 | 2008-04-24 | 日本電気株式会社 | フィルタ回路 |
JP2013030887A (ja) * | 2011-07-27 | 2013-02-07 | Mitsubishi Electric Corp | 位相周波数比較回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5733363U (ja) * | 1980-08-05 | 1982-02-22 |
-
1990
- 1990-02-14 JP JP2032687A patent/JPH02290332A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5733363U (ja) * | 1980-08-05 | 1982-02-22 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100370243B1 (ko) * | 2001-02-14 | 2003-02-05 | 삼성전자 주식회사 | 고속 주파수 락 제어회로를 구비하는 위상동기 루프 회로및 이의 주파수 락 시간 감소방법 |
JPWO2005088832A1 (ja) * | 2004-03-16 | 2008-04-24 | 日本電気株式会社 | フィルタ回路 |
JP2013030887A (ja) * | 2011-07-27 | 2013-02-07 | Mitsubishi Electric Corp | 位相周波数比較回路 |
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