KR920001481Y1 - Data delay circuit - Google Patents

Abstract

내용 없음.No content.

Description

데이타 지연회로Data delay circuit

제 1 도는 본 고안에 따른 데이타 지연회로도.1 is a data delay circuit diagram according to the present invention.

제 2 도는 제 2 도의 동작파형도.2 is an operating waveform diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 완충회로 20 : 제1기준신호발생회로10: buffer circuit 20: first reference signal generation circuit

30 : 제2기준신호발생회로 40 : 지연시간조절회로30: second reference signal generating circuit 40: delay time control circuit

50 : 연산 및 출력회로50: operation and output circuit

본 고안은 디지탈 지연회로에 관한것으로 특히 고해상도 TV의 디지탈 신호처리에 적합한 디지탈 데이타의 지연보정을 위한 디지탈 데이타 지연회로에 관한 것이다.The present invention relates to a digital delay circuit, and more particularly, to a digital data delay circuit for delay correction of digital data suitable for digital signal processing of a high resolution TV.

일반적으로 고해상도 TV의 디지탈 신호처리부에 있어서 디지탈화된 신호데이타들을 서로 다른 경로의 신호처리를 거치므로 상호간에 시간의 오차가 발생된다. 예를 들면 휘도신데이타와 색신호데이타는 서로 다른 경로를 거쳐 신호가 처리되므로 시간적인 오차 즉, 지연이 발생되어 재생되는 화면에 에러가 발생하여 정확한 화상을 재생하는 것이 불가능하였다.In general, in the digital signal processing unit of a high-definition TV, the digitalized signal data undergoes signal processing along different paths, thereby causing an error in time. For example, since the luminance new data and the color signal data are processed through different paths, it is impossible to reproduce an accurate image because an error occurs in a screen reproduced due to a time error, that is, a delay occurs.

따라서 상기와 같은 문제점을 해결하기 위해서 종래에는 디-래치(D-latch)소자 및 지연량이 많은 경우에는 메모리 소자 또는 지연전용 소자등을 이용하여 디지탈 데이타를 지연보정하였다. 그러나 디-래치소자, 메모리소자 및 지연전용소자들은 회로가 복잡하고, 전용소자의 구입이 어려우며 지연시간이 정확한 조절이 어려운 문제점이 있었다.Therefore, in order to solve the above problems, in the related art, the digital data is delay-compensated using a D-latch device and a memory device or a delay-only device when the delay amount is large. However, the de-latch device, the memory device, and the delay-only devices have complicated circuits, difficult to purchase dedicated devices, and difficulty in precisely controlling the delay time.

따라서 본 고안의 목적은 일반적인 논리소자들을 이용하여 신호데이타의 에지(edga)부분에서 동작하므로 지연량을 정확하게 조정하며 또한 지연량을 임의로 조정할 수 있는 데이타 지연회로를 제공함에 있다. 이하 본 고안를 첨부한 도면을 참조하여 상세히 설명한다.Accordingly, an object of the present invention is to provide a data delay circuit that can adjust the amount of delay accurately and arbitrarily adjust the amount of delay because it operates at the edge part of the signal data using general logic elements. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 고안에 따른 데이터 지연회로도로서, 입력단자를 통해 디지탈신호를 입력시켜 정형된 구형파를 발생하는 완충회로와, 상기 완충회로의 출력신호의 하강에지에서 일정의 펄스폭을 갖는 신호를 발생하는 제1기준신호 발생회로와, 상기 완충회로의 출력신호를 입력시켜 스위치의 제어에 의해 상기 완충회로의 출력신호와 반전된 신호를 발생하여 상기 반전된 신호의 하강에지에서 일정의 펄스폭을 갖는 신호를 발생하는 제2기준신호 발생회로와, 상기 제1 및 제2기준신호발생회로에서 출력되는 신호의 펄스폭을 제어하는 지연시간조절회로와, 상기 제1 및 제2기준신호 발생회로에서 발생된 신호를 연산하고 정형하여 일정시간 지연된 구형파를 출력하는 연산 및 출력회로를 구비한다.1 is a data delay circuit diagram according to the present invention, a buffer circuit generating a square wave by inputting a digital signal through an input terminal, and generating a signal having a constant pulse width at the falling edge of the output signal of the buffer circuit. A first reference signal generating circuit and an output signal of the buffer circuit are input to generate an inverted signal from the output signal of the buffer circuit under the control of a switch, and have a predetermined pulse width at the falling edge of the inverted signal. A second reference signal generating circuit for generating a signal, a delay time adjusting circuit for controlling a pulse width of a signal output from the first and second reference signal generating circuits, and a first reference signal generating circuit And a calculation and output circuit for outputting a square wave delayed by a predetermined time by calculating and shaping the received signal.

제 2 도는 제 1 도의 동작파형도로서 (2a)도는 입력단자(15)에 입력하는 신호이고, (2b)도는 제1익스클루시브 오아게이트(Exculsive OR Gate)(EO1)의 출력신호이며, (2d)도는 스위치(SW)가 "온"상태일때 제2익스클루시브 오아게이트(EO2)의 출력신호이며, (2e)도는 스위치(SW)가 "오프"상태일때 제2익스클루시브 오아게이트(EO2)의 출력신호이고, (2f)도는 제2타이머(35)의 출력신호이며, (2g)도는 제3익스클루시브 오아게이트(EO3)의 출력신호이고, (2h)도는 출력단(55)의 출력신호이다.2 is an operating waveform diagram of FIG. 1, (2a) is a signal input to the input terminal 15, (2b) is an output signal of the first exclusive OR gate (EO1), ( 2d) is an output signal of the second exclusive oragate EO2 when the switch SW is in the "on" state, and (2e) is an output signal of the second exclusive oragate when the switch SW is in the "off" state. (2f) is the output signal of the second timer 35, (2g) is the output signal of the third exclusive orifice EO3, and (2h) is the output signal of the output stage 55. This is an output signal.

이하 제 1 도의 동작을 제 2 도의 동작파형도를 참조하여 상세히 설명한다.Hereinafter, the operation of FIG. 1 will be described in detail with reference to the operation waveform diagram of FIG.

입력단(15)을 거쳐(2a)도와 같이 파형이 약간 왜곡된 신호가 입력되면 완충기(B1)(B2)를 거쳐 제1익스클루시브 오아게이트(EO1)의 일측단에 입력된다. 또한 상기 제1익스클루시브 오아게이트(EO1)의 타측단은 접지되어 있으며, 따라서 상기 제1익스클루시브 오아게이트(EO1)는 (2b)도와 같이 정형된 구형파가 출력된다. 상기 신호는 제1기준신호 발생회로(20)에 입력되어 캐패시터(C1)와 저항(R1)으로 이루어진 미분회로에 의해 미분되고, 다이오드(D1)에 의해 부측의 신호가 클림핑된후 제1타이머(25)의 트리거 단자(TGR)으로 입력된다. 또한 지연시간조절회로(40)는 전원전압(Vcc)을 저항(R6)(R7) 및 가변저항(VR)에 의해 분압하여 상기 제1타이머(25)의 콘트롤단자(CTL)를 통하여 입력한다. 따라서 상기 제1타이머(25)는 상기 트리거단자(TGR)로 입력되는 미분된 신호에 의해 입력단자(15)를 통해 입력되는 입력신호의 하강에지에 트리거되고, 상기 트리거된 신호는 타이밍소자인 저항(R2) 및 캐패시터와 콘트롤단자(CTL)로 입력되는 펄스폭이 "τ"인 신호를 출력단(OUT)을 통해 출력한다.When a signal having a slightly distorted waveform is input through the input terminal 15 (2a), the signal is input to one side of the first exclusive ora gate EO1 via the buffers B1 and B2. In addition, the other end of the first exclusive oragate EO1 is grounded, and thus, the square wave shaped as shown in (2b) is output to the first exclusive oragate EO1. The signal is input to the first reference signal generating circuit 20 and differentiated by a differential circuit composed of a capacitor C1 and a resistor R1, and a first timer after the negative signal is crimped by the diode D1. It is input to the trigger terminal TGR of (25). In addition, the delay time adjusting circuit 40 divides the power supply voltage Vcc by the resistors R6 and R7 and the variable resistor VR and inputs the same through the control terminal CTL of the first timer 25. Accordingly, the first timer 25 is triggered on the falling edge of the input signal input through the input terminal 15 by the differential signal input to the trigger terminal TGR, and the triggered signal is a timing element. A signal having a pulse width of "τ" input to the capacitor R2 and the capacitor and the control terminal CTL is output through the output terminal OUT.

한편 상기 제1익스클루시브 오아게이트(EO1)에서 출력된 신호는 제2기준신호 발생회로(40)에 입력되어 제2익스클루시브오아게이트(EO2)의 일측단에 입력한다. 상기 제2익스클루시브 오아게이트(EO2)의 타측단에는 저항을 통해 전원전압(Vcc)이 인가되고 동시에 스위치(SW)에 연결되어 접지되어 있다.On the other hand, the signal output from the first exclusive orifice EO1 is input to the second reference signal generating circuit 40 and is input to one end of the second exclusive orifice EO2. A power supply voltage Vcc is applied to the other end of the second exclusive oragate EO2 through a resistor and is connected to the switch SW and grounded.

상기 스위치(SW)가 "온"되어 있을때에는 상기 제2익스클루시브 오아게이트(EO2)는 장기 제1익스클루시브 오아게이트(EO1)의 출력신호와 같은 (2d)신호를 출력한다.When the switch SW is "on", the second exclusive orifice EO2 outputs the same (2d) signal as that of the long term first exclusive orifice EO1.

그러나 상기 스위치(SW)가 "오프"상태일때 상기 제2익스클루시브 오아게이트(EO2)는 상기 제1익스클루시브 오아게이트(EO1)의 출력신호의 반전된 (2e)신호를 출력한다. 상기에서 제2익스클루시브 오아게이트(EO2)에서, (2d)신호가 출력되면 제2타이머(35)는 제1타이머(25)와 동일하게 동작되어 동일한 신호를 출력하게 되어 지연이 발생되지 않는다. 그러나 스위치(SW)가 "오프"상태일때 상기 (2e)의 신호가 하강에지일때 트리거되어 펄스폭이 "τ"인(2f)와 같은 신호를 출력하게 된다. 이때 상기(2c) 및 (2f)의 신호의 펄스폭 "τ"은 가변저항(VR)에 의해 조절되는 것이다.However, when the switch SW is in the "off" state, the second exclusive orifice EO2 outputs the inverted (2e) signal of the output signal of the first exclusive orifice EO1. In the second exclusive oA gate EO2, when the (2d) signal is output, the second timer 35 is operated in the same manner as the first timer 25 to output the same signal so that no delay occurs. . However, when the switch SW is in the " off " state, it is triggered when the signal of (2e) is at the falling edge to output a signal such as 2f having a pulse width of " τ ". At this time, the pulse width "τ" of the signals of (2c) and (2f) is controlled by the variable resistor (VR).

그후 상기 제2기준신호 발생회로(30)에서 출력된 신호와 제1익스클루시브 오아게이트(EO1)의 출력신호가 제3익스클루시브 오아게이트(EO3)의 입력단에 각각 입력되면 상기 제3익스클루시브 오아게이트(EO3)는 상기 신호들이 상반된 상태일때 "하이"로 출력되어 (2g)와 같은 신호를 출력하게 된다. 또한 상기 제1기준신호 발생회로(20)의 출력신호와 상기 제3익스클루시브 오아게이트(EO3)의 출력신호가 연산 및 출력회로(50)의 제4익스클루시브 오아게이트(EO4) 입력단에 각각 입력시켜 출력된 신호가 완충기(B3)(B4)를 거쳐 출력단(55)를 통하여 (2h)와 같은 신호가 출력된다. 상기의 완충기(B3)(B4)는 제4익스클루시브 오아게이트(EO4)의 출력신호를 정형된 구형파로 만들어주고 출력된 신호가 후단에 영향을 끼치는 것을 방지한다.Thereafter, when the signal output from the second reference signal generation circuit 30 and the output signal of the first exclusive oragate EO1 are input to the input terminal of the third exclusive oragate EO3, the third ext The exclusive oA gate EO3 is output as "high" when the signals are in opposition to output a signal such as (2g). In addition, the output signal of the first reference signal generating circuit 20 and the output signal of the third exclusive orifice EO3 are connected to an input terminal of the fourth exclusive orifice EO4 of the calculation and output circuit 50. Signals inputted and outputted through the buffers B3 and B4 are output through the output terminal 55 such as 2h. The buffers B3 and B4 make the output signal of the fourth exclusive oragate EO4 into a square wave and prevent the output signal from affecting the rear end.

상술한 바와 같이 본 고안은 일반적인 논리소자인 타이머를 이용하여 신호데이타의 에지부분에서 동작하므로 지연량을 정확하게 조정할 수 있고, 가변저항을 이용하여 펄스폭을 임의로 조정할 수 있는 잇점이 있다.As described above, the present invention operates at the edge of the signal data using a timer, which is a general logic element, so that the delay amount can be accurately adjusted, and the pulse width can be arbitrarily adjusted using the variable resistor.

Claims (1)

디지탈 데이타를 지연하는 회로에 있어서, 입력단자를 통해 디지탈신호를 입력시켜 정형된 구형파를 발생하는 완충회로와, 상기 완충회로의 출력신호의 하강에지에서 일정의 펄스폭을 갖는 신호를 발생하는 제1기준신호 발생회로와, 상기 완충회로의 출력신호를 입력시켜 스위치의 제어에 의해 상기 완충회로의 출력신호와 반전된 신호를 발생하여 상기 반전된 신호의 하강에지에서 일정의 펄스폭을 갖는 신호를 발생하는 제2기준신호발생회로와, 상기 제1 및 제2기준신호발생회로에서 출력되는 신호의 펄스폭을 제어하는 지연시간조절회로와, 상기 제1 및 제2기준신호 발생회로에서 발생된 신호를 연산하고 정형하여 일정시간 지연된 구형파를 출력하는 연산 및 출력회로를 구비함을 특징으로 하는 데이타 지연회로.A circuit for delaying digital data, comprising: a buffer circuit for inputting a digital signal through an input terminal to generate a shaped square wave, and a first signal for generating a signal having a constant pulse width at the falling edge of the output signal of the buffer circuit; A signal having a predetermined pulse width is generated at a falling edge of the inverted signal by generating a signal inverted from the output signal of the buffer circuit by controlling a switch by inputting a reference signal generating circuit and an output signal of the buffer circuit. A second reference signal generating circuit, a delay time adjusting circuit for controlling a pulse width of a signal output from the first and second reference signal generating circuits, and a signal generated by the first and second reference signal generating circuits. And a calculation and output circuit for outputting a square wave delayed for a predetermined time by calculating and shaping.