KR910008123B1 - 2중 적층커패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

2중 적층커패시터 구조를 갖는 반도체 기억장치 및 그 제조방법

제1도는 종래 방법에 따라 제조된 2중 적층커패시터 구조를 갖는 반도체 기억장치.

제2a도 내지 제2g도는 본 발명에 따라 2중 적층커패시터 구조를 갖는 반도체 기억장치의 제조과정을 나타내는 단면도.

제3a도 내지 제3g도는 본 발명의 일실시예를 따라 2중 적층캐패시터 구조를 갖는 반도체 기억장치의 제조과정을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

4 및 4' : 게이트전극 및 게이트 전극선 6 및 6' : 소오스 및 드레인영역

8 : 제1차 전하보존전극 12 및 16 : 제2차 전하보존전극

9, 11 및 14 : 유전체막 15 : 전도물질

10 : 셀플레이트전극 18 : 질화막

17 : 산화막 스페이서 20 : 산화막

본 발명은 셀플레이트전극을 중심으로 위,아래에 전하보존전극이 둘러싼 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 위, 아래의 전하보존전극을 접속하는 홈벽면에 유전체막을 형성하여 캐패시터 용량을 증대시키는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것이다.

DRAM 반도체 기억장치는 집적도 증가에 따라 캐패시터 구조가 트렌치형 및 적층형 구조로 크게 분류되어 지금까지 여러가지 구조들이 개발되어져 왔다. 그런데 적층형 캐패시터 구조의 경우, 집적도 증가에 따른 단위셀의 면적이 축소되어, 캐패시터의 용량측면에서 한계에 도달하게 된다. 이러한 캐패시터 용량에 대한 한계를 극복하기 위하여 단층구조에서 전하보존전극이 셀플레이트전극을 중심으로 위 아래 둘러싼 2중 적층캐패시터구조로 구성하여 캐패시터 용량을 증대시키고자 하였다.

2중 적층캐패시터의 구조를 형성하기 위해서는 제2차 전하보존전극을 셀플레이트 전극을 지나 제1차 전하보존전극과 연결되어야 한다. 그러므로 제2차 전하보존전극과 제1차 전하보존전극을 접촉시키기 위한 콘택의 크기 만큼은 전하보존전극의 표면적에서 제외된다.

종래의 2중 적층캐패시터 형성방법은 제2차 전하보존전극과 제1차 전하보존전극을 연결시키기 위해 제1차 전하보존전극 위의 셀플레이트전극 부분에 콘택을 형성한후 콘택의 측벽(셀플레이트 측벽)에 산화막 스페이서를 형성함으로써 셀플레이트전극과 전하보존전극과의 접촉을 방지하면서 제2차 전하보존전극과 제1차 전하보존전극을 연결시켰다. 그러므로 캐패시터의 표면적은 이 콘택 크기만큼 감소하게 된다.

따라서, 본 발명은 동일면적에서 캐패시터 용량을 높이도록 제2차 전하보존전극과 제1차 전하보존전극을 연결시키기 위해 제1차 전하보존전극을 연결시키기 위해 제1차 전하보존전극 위의 셀플레이트 전극에 홈을 형성한후 콘택의 측벽(셀플레이트 측벽)에 캐패시터 유전체막을 형성하여 이루어지는 2중 적층캐패시터 구조를 갖는 기억장치 및 그 제조방법을 제공하는데 그 목적이 있다.

종래의 방법에 비해 본 발명에 의하면 콘택의 측벽표면적 만큼 더 캐패시터 용량을 더욱 증가시킬 수 있다.

이하, 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도는 종래의 방법에 따라 제조된 2중 적층캐패시터 구조를 갖는 반도체 기억장치의 단면도로써, 실리콘기판(1)상부에 소자분리산화막(2)을 형성하고, 게이트 산화막(3), 게이트 전도물질을 순차적으로 형성하여 마스크패턴 공정으로 게이트전극 및 게이트 전극선(4 및 4')을 형성한 다음, 이온주입으로 소오스 및 드레인영역(6 및 6')에 불순물을 주입시킨후, 산화막(7)을 전영역에 형성하고 드레인영역 상부에 2중 적층캐패시터를 형성한 것으로, 드레인영역(6')상부에 제1차 전하보존전극(8), 유전체막(9), 셀플레이트전극(10), 유전체막(11) 및 제2차 전하보존전극(16)을 순차적으로 형성하되, 상기 셀플레이트전극(10)에 콘택(홈)을 형성하고, 콘택(홈) 벽면에 산화막 스페이서(17)를 형성시킨다음 제2차 전하보존전극(16)을 제1차 전하보존전극(8)에 접속시킨 것을 나타낸다.

종래의 방법은 제1차 전하보존전극에 형성된 콘택벽면에 두꺼운 산화막 스페이서(17)에 의해 셀플레이트 전극과 절연되도록 구성되는 반면에 다음에 설명할 본 발명은 산화막 스페이서(17) 대신에 캐패시터 유전체막을 형성시킴으로써 궁극적으로 캐패시터 표면적을 증대하도록 구성한 것으로 제2a도 내지 제2g도를 참고하여 이를 상세히 설명하기로 한다.

제2a도는 실리콘기판(1)에 소자분리 산화막(2)을 형성하고, 게이트 산화막(3) 및 게이트 전도물질을 각각 형성한후 게이트전극 및 게이트 전극선(4 및 4')을 형성하고, 이온주입방법으로 LDD 영역으로 소오스 및 드레인영역(6 및 6')을 형성한다음 게이트전극(4) 측벽에 산화막 스페이서(5)를 형성한 상태의 단면도이다.

제2b도는 게이트전극(4)과 후에 형성할 전하보존전극과의 절연목적으로 일정두께의 산화막(7)을 형성하고, 제1차 전하보존전극(8)과 드레인전극(6')과의 연결을 위해 드레인영역(6')위에 콘택을 형성한후, 제1차 전하보존전극(8)을 형성하고 제1차 캐패시터 유전체막(9)을 형성한 상태의 단면도이다.

제2c도는 셀플레이트전극(10)을 형성하고, 제2차 캐패시터 유전체막(11)을 형성한후 제2차 전하보존전극용 전도물질(12')을 침착한 다음, 제2차 전하보존전극용 전도물질(12')을 제1차 전하보존전극(8)에 연결시키기 위해 게이트전극선(4')상부의 제1차 전하보존전극(8) 상측부분에 콘택마스크용 감광물질(13)을 형성한 상태의 단면도이다.

제2d도는 상기 감광물질(13)을 마스크로하여 게이트 전극선(4') 상부의 노출된 부분의 제2차 전하보존전극용 전도물질(12')과 제2차 캐패시터 유전체막(11), 셀플레이트전극(10) 그리고 제1차 캐패시터 유전체막(9)을 순서대로 식각하고 감광물질(13)을 제거한후 콘택부분의 셀플레이트 전극의 측벽에 캐패시터 유전체막을 형성하기 위해 전체적으로 캐패시터 유전체막(14)을 형성하고 콘택측벽의 캐패시터 유전체막을 보호하기 위한 전도물질(15)을 침착한 상태의 단면도이다.

제2e도는 전도물질(15)을 비등방성으로 식각해서 콘택부분의 측벽에 전도물질 스페이서(15)를 형성하여 콘택부분의 측벽에 형성된 캐패시터 유전체막(14)을 보호하도록 한 다음, 전하보존전극용 전도물질(12') 상부의 캐패시터 유전체막(14)과 콘택하부의 캐패시터 유전체막(14)를 제거한 상태의 단면도이다.

제2f도는 상기의 제2차 전하보존전극용 전도물질(12')과 제1차 전하보존전극(8)을 연결시키기 위해 전체적으로 제2차 전하보존전극용 전도물질(16')을 침착하여 콘택을 통하여 제1차 및 제2차 전하보존전극을 접속시킨 상태의 단면도이다.

제2g도는 마스크패턴 공정으로 제2차 전하보존전극(12 및 16)을 형성한 상태의 단면도이다.

이 공정이후에 절연층을 형성한다음 MOSFET의 소오스영역(6)에 비트선을 접속시키고 보호층을 형성하여 반도체 기억장치를 완성시킨다.

한편 제3a도부터 제3g도까지는 본 발명의 2중 적층 캐패시터 제조방법의 일실시예로써, 전술한 제2a도와 제2b도의 공정과정은 동일하므로 생략하고 계속하여 제3A도 공정부터 도시하여 설명하기로 한다.

제3a도는 제2b도의 다음 공정으로 셀플레이트 전극용 전도물질(10')을 침착한 상태의 단면도이다.

제3b도는 마스크패턴 공정으로 셀플레이트전극(10)을 형성하고, 후공정으로 형성될 제2차 전하보존전극을 제1차 전하보존전극(8)에 연결시키기 위해 게이트 전극선(4')상부의 제1차 전하보존전극(8) 일정상부에 일정부분의 셀플레이트전극(10)을 식각하여 콘택을 형성하고, 콘택하부의 제1차 캐패시터 유전체막(9)을 식각한후 전체적으로 제2차 캐패시터 유전체막(11)을 형성한 상태의 단면도이다.

제3c도는 제2차 전하보존전극용 전도물질(12') 및 그 위에 질화막(18)을 침착한 후 에치백(Etch Back)공정을 실시하기 위해 감광물질(19)(또는Polymide, 또는 SOG)을 코팅한 상태의 단면도이다.

제3d도는 상기 감광물질(19)(또는 Polyimide, 또는 SOG)과 질화막(20)의 식각선택비(Etch Selectivity)를 같게 하여 에치백 함으로써 콘택하부에만 질화막(18)을 남기고, 다른부분의 질화막(18)은 제거하고 이 남은 질화막(18)을 장벽(Barrier)층으로 하여 그외 부분에 열적산화막(20)을 성장시킨 상태의 단면도이다.

제3e도는 제3d도의 콘택하부의 질화막(18)만을 다시 선택적으로 식각하고, 그외 부분의 산화막(20)을 식각장벽층으로 하여 콘택하부의 제2차 전하보존전극용 전도물질(12')을 식각한후, 남아있는 전하보존전극용 전도물질(12') 상부의 산화막(250)과 콘택하부에 노출된 제2차 캐패시터 유전체막(11)을 제거한 상태의 단면도이다.

제3f도는 제2차 전하보존전극용 전도물질(12')을 제1차 전하보존전극(8)에 연결시키기 위해 제2차 전하보존전극용 전도물질(16')을 일정두께 침착한 상태의 단면도이다.

제3g도는 마스크패턴 공정으로 제2차 전하보존전극(12 및 16)을 형성한 상태의 단면도이다.

상기와 같은 제조방법으로 전하보존전극이 셀플레이트전극을 중심으로 위 아래 둘러싼 2중 적층캐패시터 구조를 형성함으로써 제2차 전하보존전극을 제1차 전하보존전극에 연결시키기 위해 콘택부분의 셀플레이트 전극 측벽에 캐패시터 유전체막을 형성하여 이 셀플레이트 전극의 측벽의 표면적 만큼 더 캐패시터 표면적을 증가시켜서 셀의 단위면적당 캐패시터 용량을 증가시켜 셀의 면적을 더 줄일 수 있다.

Claims (5)

1. 실리콘기판(1)에 MOSFET를 형성하는 공정과, MOSFET의 드레인영역(6')에 접속된 2중 적층캐패시터를 형성하는 공정으로 이루어지는 반도체 기억장치의 제조방법에 있어서, 상기 2중 적층캐패시터를 형성하는 공정은 드레인영역(6')에 제1차 전하보존전극(8), 유전체막(9), 셀플레이트전극(10), 유전체막(11), 제2차 전하보존전극용 전도물질(12')을 적층시켜 형성하는 단계와, 상기 제2차 전하보존전극용 전도물질(12')에서 제1차 전하보존전극(8) 상부까지 일정부분에 콘택홈을 형성하는 단계와, 상기 콘택홈 및 제2차 전하보존전극용 전도물질(12') 상부에 유전체막(14)을 형성하고 그 상부에 전도물질(15)을 형성시킨 다음, 비등방성식각으로 전도물질 스페이서(15)를 콘택측벽에 형성하는 단계와, 상기 제2차 전하보존전극용 전도물질(12') 상부 및 콘택하부의 노출된 유전체막(14)을 다시 식각하고, 상기 전 영역에 제2차 전하보존전극용 전도물질(16)을 형성하여 제2차 전하보존전극용 전도물질(16')을 제1차 전하보존전극(8)에 접속한후, 마스크패턴 공정으로 제2차 전하보존전극(12 및 16)을 형성하는 단계로 이루어진 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
2. 제1항에 있어서, 상기 2중 적층커패시터를 형성하는 공정은, 드레인영역(6') 상부에 제1차 전하보존전극(8), 유전체막(9) 및 셀플레이트전극(10)을 순차적으로 적층하는 단계와, 상기 셀플레이트(10)와 유전체막(9) 일정부분에 콘택을 형성한 다음, 셀플레이트(10) 및 노출된 제1차 전하보존전극(8) 상부 및 콘택트에 유전체막(11)을 형성하는 단계와, 상기 유전체막(11) 상부에 제2차 전하보존전극용 전도물질(12')을 형성하고 상기 콘택하부의 제2차 전하보존전극용 전도물질(12') 및 유전체막(11)만을 제거하는 단계와 , 다시 제2차 전하보존전극용 전도물질(16')을 제2차 전하보존전극용 전도물질(12') 및 제1차 전하보존전극(8)상에 침착하여 접속하는 단계와, 상기 제2차 전하보존전극용 전도물질(12' 및 16')을 마스크패턴 공정으로 제2차 전하보존전극(12 및 16)으로 형성하는 단계로 이루어지는 것을 포함하는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
3. 제2항에 있어서, 상기 콘택하부의 제2차 전하보존전극용 전도물질(12') 및 유전체막(11)을 제거하는 단계는, 상기 제2차 전하보존전극용 전도물질(12') 상부에 질화막(18)을 형성하고 질화막(18) 상부에 감광물질(19)을 도포하는 단계와, 에치백 공정으로 콘택하부 질화막(18)만 남겨두고 제2차 전하보존전극용 전도물질(12')상부 질화막(18)을 제거한 다음 상기 감광물질(19)을 제거하는 단계와, 노출된 제2차 전하보존전극용 전도물질(12') 상부에 산화막(20)을 성장시키는 단계와, 상기 산화막(20)을 식각장벽층으로 하여 상기 콘택하부의 질화막(18) 및 그 하부의 제2차 전하보존전극용 전도물질(12')을 식각하여 콘택하부의 유전체막(11)을 노출시킨 다음 상기 노출된 유전체막(11) 및 산화막(20)을 식각하는 단계로 이루어진 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
4. 실리콘기판에 MOSFET가 형성되고 MOSFET 드레인영역(6') 상부에 2중 적층캐패시터가 형성되는 반도체 기억장치에 있어서, 상기 2중 적층커패시터의 구조는 전하보존전극 (8,12 및 16)이 셀플레이트전극(10)을 중심으로 상,하로 둘러쌓여지며 전극간에는 캐패시터 유전체막(9 및 11)이 형성되고, 상기 전하보존전극(12 및 16)은 드레인영역(6')상에 접속된 제1차 전하보존전극(8)에 접속되되, 셀플레이트전극(10)의 일정부분에 형성된 콘택홈을 통하여 드레인영역(6')상에 접속된 제1차 전하보존전극(8)에 접속되며, 상기 콘택측벽에는 유전체막(14)이 형성되어 단위면적당 캐패시터의 표면적을 증가시킨 구조를 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치.
5. 제4항에 있어서, 상기 셀플레이트전극(10) 상부의 유전체막(11) 및 하부의 유전체막(9)은 콘택측벽의 유전체막(14)을 통하여 모두 접속된 것을 특징으로 하는 2중 캐패시터 구조를 갖는 반도체 기억장치.

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